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參數(shù)資料
| 型號(hào)： | GCIXF1002ED |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 70/128頁 |
| 文件大?。?/td> | 1262K |
| 代理商： | GCIXF1002ED |
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Intel
IXF1002 Dual Port Gigabit Ethernet Controller
70
Datasheet
The packet header may also be read from the receive FIFO for processing without removing it from
the FIFO. If the IXF1002 is programmed to work in the header replay mode
(TX_RX_PARAM<HRPL>), the packet header will be transferred twice onto the IX Bus: first time
for header processing and second time with the packet transfer.
4.3.3
Packet Segmentation
The IXF1002 supports receive-packet segmentation on any byte boundary. When the rxkep signal
is asserted on the last data transfer of a burst, the same data will be transferred as the first data word
of the next burst.
The rxkep signal is ignored when it is asserted in one of the following cases: invalid data, last data
of the packet, or last data of the header on header replay mode (TX_RX_PARAM<HRPL>).
Packets may be split to multiple buffers, as in the following example.
rxkep is asserted on the last cycle of a three octal word burst from the IXF1002, causing the third
octal word to be retained in the receive FIFO. During the next receive burst, this same octal word
will be driven as the first data word of the burst. Masking of data bytes to the buffers is performed
by the host. In the following example, the host places bytes 1
–
19 in the first buffer (as result of the
first burst, which are bytes 1
–
24). And bytes 20
–
28 in the second buffer (as a result of the second
burst, which are bytes 17
–
24).
Buffer 1:
Buffer 2:
A5466-01
B8
B16 B15 B14 B13 B12 B11 B10 B9
B7
B6
B5
X
X
X
X
X
B19 B18 B17
B4
B3
B2
B1
A5467-01
B24
X
X
X
X
B28 B27 B26 B25
B23 B22 B21 B20
X
X
X
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GCIXF1002EDT | Controller Miscellaneous - Datasheet Reference |
| GCIXF440AC | Controller Miscellaneous - Datasheet Reference |
| GCIXF440ACT | Controller Miscellaneous - Datasheet Reference |
| GCIXP1250-166 | Microprocessor |
| GCIXP1250-200 | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| GCIXF1002EDT | 制造商:Intel 功能描述:Ethernet CTLR Single Chip 1000Mbps 3.3V 304-Pin ESBGA |
| GCIXF1012EC.A3-884560 | 功能描述:IC ETHERNET MAC 12PORT 672-BGA RoHS:是 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:2,450 系列:- 控制器類型:SPI 總線至 I²C 總線橋接 接口:I²C，串行，SPI 電源電壓:2.4 V ~ 3.6 V 電流 - 電源:11mA 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:24-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:24-HVQFN（4x4） 包裝:托盤 配用:568-3511-ND - DEMO BOARD SPI TO I2C 其它名稱:935286452157SC18IS600IBSSC18IS600IBS-ND |
| GCIXF1012ECA3 | 制造商:Cortina Systems Inc 功能描述: 制造商:Intel 功能描述: |
| GCIXF1024EC.A3-884561 | 功能描述:IC ETHERNET MAC 24PORT 672-BGA RoHS:是 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| GCIXF18104EE-B0 | 制造商:Cortina Systems Inc 功能描述: |
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