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參數(shù)資料
| 型號： | GCIXF1002ED |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 30/128頁 |
| 文件大?。?/td> | 1262K |
| 代理商： | GCIXF1002ED |
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Intel
IXF1002 Dual Port Gigabit Ethernet Controller
30
Datasheet
3.2.3
Configuration Registers
The following sections describe the individual configuration registers.
3.2.3.1
Transmit and Receive Error Mode Register
Mnemonic: TX_RX_ERR
Address: 20H
–
21H
This register defines the actions to be performed following a transmit or receive error.
When a receive packet with a specific event is programmed to be passed, the corresponding
packets are not discarded and are transferred as regular packets. The transmit and receive events
are reported in the transmit and receive status register (TX_RX_STT) and can generate an interrupt
according to the interrupt enable register (INT_EN).
If a specific event is not programmed to enable reception of a packet, the corresponding packets are
discarded from the receive FIFO. Failure will be reported onto the rxfail signal if the packet has
already started to be transferred onto the IX Bus. If a packet with multiple errors is to be passed, all
corresponding bits must be set.
Bit Name
PFLC
—
PMER
PRTL
PSRT
—
PCRC
POVF
—
Bit #
15
14
13
12
11
10
9
8
7:1
Bit Description
Pass flow-control packets.
RESERVED
Pass packets with GMII error.
Pass too long packets.
Pass short packets.
RESERVED
Pass CRC error packets.
Pass FIFO overflow.
RESERVED
Stop transmission after FIFO underflow.
When set, the transmit FIFO is flushed and transmission stops if an underflow occurs.
When transmission is stopped after FIFO underflow, flow-control packets can still be
transmitted. A value of 1 in this bit will be followed by activation of PKEV interrupt if it is
enabled (see
Section 3.2.2.1
), and not by the port stop interrupt.
When reset, if an underflow occurs the packet will be flushed from the transmit FIFO, and
the following packet will be transmitted.
UNFS
0
Access Rules
Register
access
Value
after
reset
R/W
0000H
A4973-01
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
P
F
L
C
P
M
E
R
P
R
T
L
P
S
R
T
P
C
R
C
P
O
V
F
U
N
F
S
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GCIXF1002EDT | Controller Miscellaneous - Datasheet Reference |
| GCIXF440AC | Controller Miscellaneous - Datasheet Reference |
| GCIXF440ACT | Controller Miscellaneous - Datasheet Reference |
| GCIXP1250-166 | Microprocessor |
| GCIXP1250-200 | Microprocessor |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| GCIXF1012ECA3 | 制造商:Cortina Systems Inc 功能描述: 制造商:Intel 功能描述: |
| GCIXF1024EC.A3-884561 | 功能描述:IC ETHERNET MAC 24PORT 672-BGA RoHS:是 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| GCIXF18104EE-B0 | 制造商:Cortina Systems Inc 功能描述: |
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