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參數(shù)資料
| 型號： | EVAL-ADUC7122QSPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 68/96頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR ADUC7122 |
| 設(shè)計(jì)資源： | EVAL-ADUC7122 Schematic ADUC7122 Gerber Files ADUC7122 BOM |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 類型： | MCU |
| 適用于相關(guān)產(chǎn)品： | ADUC7122 |
| 所含物品： | 板 |
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ADuC7122
Rev. 0 | Page 70 of 96
SPI REGISTERS
The following MMR registers control the SPI interface: SPISTA,
SPIRX, SPITX, SPIDIV, and SPICON.
SPI Status Register
Name:
SPISTA
Address:
0xFFFF0A00
Default Value:
0x0000
Access:
Read only
Function:
This 16-bit MMR contains the status of the SPI
interface in both master and slave modes.
Table 111. SPISTA MMR Bit Designations
Bit
Name
Description
15:12
Reserved bits.
11
SPIREX
SPI Rx FIFO excess bytes present. This bit is set when there are more bytes in the Rx FIFO than indicated in the
SPIMDE bits in SPICON.
This bit is cleared when the number of bytes in the FIFO is equal to or less than the number in SPIRXMDE.
10:8
SPIRXFSTA[2:0]
SPI Rx FIFO status bits.
000 = Rx FIFO is empty.
001 = 1 valid byte in the FIFO.
010 = 2 valid bytes in the FIFO.
011 = 3 valid bytes in the FIFO.
100 = 4 valid bytes in the FIFO.
Clear this bit to disable clock stretching.
7
SPIFOF
SPI Rx FIFO overflow status bit.
Set when the Rx FIFO was already full when new data was loaded to the FIFO. This bit generates an interrupt
except when SPIRFLH is set in SPICON.
Cleared when the SPISTA register is read.
6
SPIRXIRQ
SPI Rx IRQ status bit.
Set when a receive interrupt occurs. This bit is set when SPITMDE in SPICON is cleared and the required
number of bytes have been received.
Cleared when the SPISTA register is read.
5
SPITXIRQ
SPI Tx IRQ status bit.
Set when a transmit interrupt occurs. This bit is set when SPITMDE in SPICON is set and the required number
of bytes have been transmitted.
Cleared when the SPISTA register is read.
4
SPITXUF
SPI Tx FIFO underflow.
This bit is set when a transmit is initiated without any valid data in the Tx FIFO. This bit generates an interrupt
except when SPITFLH is set in SPICON.
Cleared when the SPISTA register is read.
3:1
SPITXFSTA[2:0]
SPI Tx FIFO status bits.
000 = Tx FIFO is empty.
001 = 1 valid byte in the FIFO.
010 = 2 valid bytes in the FIFO.
011 = 3 valid bytes in the FIFO.
100 = 4 valid bytes in the FIFO.
Clear this bit to enable 7-bit address mode.
0
SPIISTA
SPI interrupt status bit.
Set to 1 when an SPI-based interrupt occurs.
Cleared after reading SPISTA.
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PDF描述 |
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