參數(shù)資料
型號(hào)： CYRF69213
廠商： Cypress Semiconductor Corp.
英文描述： Programmable Radio on Chip Low Power
中文描述： 可編程片上無線電低功耗
文件頁(yè)數(shù)： 79/85頁(yè)
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代理商： CYRF69213
CYRF69213
Document #: 001-07552 Rev. *B
Page 79 of 85
Figure 21. Clock Timing
Figure 22. USB Data Signal Timing
T
UDJ1
T
UDJ2
T
LST
Non-USB Mode Driver Characteristics
T
FPS2
SDATA/SCK Transition Fall Time
SPI Timing
T
SMCK
SPI Master Clock Rate
T
SSCK
SPI Slave Clock Rate
T
SCKH
SPI Clock High Time
T
SCKL
SPI Clock Low Time
T
MDO
T
MDO1
Master Data Output Time,
First bit with CPHA = 0
T
MSU
Master Input Data Set-up time
T
MHD
Master Input Data Hold time
T
SSU
Slave Input Data Set-up Time
T
SHD
Slave Input Data Hold Time
T
SDO
Slave Data Output Time
T
SDO1
Slave Data Output Time,
First bit with CPHA = 0
T
SSS
Slave Select Set-up Time
T
SSH
Slave Select Hold Time
Differential Driver Jitter
Differential Driver Jitter
Width of SE0 during Diff. Transition
To next transition
To pair transition
–95
–95
95
95
210
ns
ns
ns
50
300
ns
F
CPUCLK
/6
2
MHz
MHz
ns
ns
ns
ns
2.2
High for CPOL = 0, Low for CPOL = 1
Low for CPOL = 0, High for CPOL = 1
SCK to data valid
Time before leading SCK edge
125
125
–25
100
Master Data Output Time
[14]
50
50
50
50
50
ns
ns
ns
ns
ns
ns
SCK to data valid
Time after SS LOW to data valid
100
100
Before first SCK edge
After last SCK edge
150
150
ns
ns
AC Characteristics
(continued)
Parameter
Description
Conditions
Min.
Typical
Max.
Unit
CLOCK
T
CYC
T
CL
T
CH
90%
10%
90%
10%
D
D
+
T
R
T
F
V
crs
V
oh
V
ol
Notes
14.In Master mode first bit is available 0.5 SPICLK cycle before Master clock edge available on the SCLK pin.
[+] Feedback
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