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參數資料
| 型號： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊 |
| 文件頁數： | 412/482頁 |
| 文件大?。?/td> | 2417K |
| 代理商： | CPU16RM |
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MOTOROLA
10-14
DEVELOPMENT SUPPORT
CPU16
REFERENCE MANUAL
Figure 10-9 BDM Serial I/O Block Diagram
The development system serves as the master of the serial link, and is responsible for
the generation of serial interface clock signal DSCLK.
Serial clock frequency range is from DC to one-half the CPU16 clock frequency. If
DSCLK is derived from the CPU16 system clock, development system serial logic can
be synchronized with the target processor.
The serial interface operates in full-duplex mode. Data transfers occur on the falling
edge of DSCLK and are stable by the following rising edge of DSCLK. Data is trans-
mitted MSB first, and is latched on the rising edge of DSCLK.
The serial data word is 17 bits wide — 16 data bits and a status/control bit.
Figure 10-10 Serial Data Word Format
16
15
0
S/C
DATA FIELD
STATUS CONTROL BIT
16
16
16
16
0
CPU
INSTRUCTION
REGISTER BUS
RCV DATA LATCH
SERIAL IN
PARALLEL OUT
PARALLEL IN
SERIAL OUT
STATUS
EXECUTION
UNIT
SYNCHRONIZE
MICROSEQUENCER
CONTROL
LOGIC
DSI
DSO
DSCLK
STATUS
DATA
SERIAL
CLOCK
CONTROL
LOGIC
RESULT LATCH
SERIAL IN
PARALLEL OUT
PARALLEL IN
SERIAL OUT
COMMAND LATCH
DATA
DEVELOPMENT SYSTEM
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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PDF描述 |
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