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參數(shù)資料
| 型號： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊 |
| 文件頁數(shù)： | 356/482頁 |
| 文件大小： | 2417K |
| 代理商： | CPU16RM |
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MOTOROLA
7-2
INSTRUCTION PROCESS
CPU16
REFERENCE MANUAL
7.2 Execution Model
This description builds up a conceptual model of the mechanism the CPU16 uses to
fetch and execute instructions. The functional divisions in the model do not necessarily
correspond to distinct architectural subunits of the microprocessor.
SECTION 10 DE-
VELOPMENT SUPPORT
expands the model to include the concept of deterministic
opcode tracking.
As shown in
Figure 7-1
, there are three functional blocks involved in fetching, decod-
ing, and executing instructions. These are the microsequencer, the instruction pipe-
line, and the execution unit. These elements function concurrently; at any given time,
all three may be active.
Table 7-1 Basic Instruction Formats
8-Bit Opcode with 8-Bit Operand
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Opcode
Operand
8-Bit Opcode with 4-Bit Index Extensions
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Opcode
X Extension
Y Extension
8-Bit Opcode, Argument(s)
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Opcode
Operand
Operand(s)
Operand(s)
8-Bit Opcode with 8-Bit Prebyte, No Argument
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Prebyte
Opcode
8-Bit Opcode with 8-Bit Prebyte, Argument(s)
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Prebyte
Opcode
Operand(s)
Operand(s)
8-Bit Opcode with 20-Bit Argument
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Opcode
$0
Extension
Operand
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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