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參數(shù)資料
| 型號： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊 |
| 文件頁數(shù)： | 395/482頁 |
| 文件大?。?/td> | 2417K |
| 代理商： | CPU16RM |
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CPU16
REFERENCE MANUAL
EXCEPTION PROCESSING
MOTOROLA
9-13
When a BKPT assertion is synchronized with an instruction prefetch, processing of the
BKPT exception occurs at the end of that instruction. The prefetched instruction is
“tagged” with the breakpoint when it enters the instruction pipeline, and the breakpoint
exception occurs after the instruction executes. When a BKPT assertion is synchro-
nized with an operand fetch, exception processing occurs at the end of the instruction
during which BKPT is latched.
When background debugging mode has been enabled, the CPU16 will enter BDM
whenever either BKPT input is asserted. Refer to
SECTION 10 DEVELOPMENT
SUPPORT
for complete information on background debugging mode. When back-
ground debugging mode is not enabled, a breakpoint acknowledge bus cycle is run,
and subsequent exception processing follows the normal sequence.
Breakpoint acknowledge is a type of CPU space cycle. Cycles of this type are man-
aged by the external bus interface (EBI) in the microcontroller system integration mod-
ule. See
SECTION 3 SYSTEM RESOURCES
for more information.
9.7.1.4 Interrupts
There are eight levels of interrupt priority (0–7), seven automatic interrupt vectors, and
200 assignable interrupt vectors. All interrupts with priorities less than 7 can be
masked by writing to the CCR interrupt priority field.
Interrupt requests do not force immediate exception processing, but are left pending
until the current instruction is complete. Pending interrupts are processed at instruc-
tion boundaries or when exception processing for higher-priority exceptions is com-
plete. All interrupt requests must be held asserted until they are acknowledged by the
CPU.
Interrupt recognition and subsequent processing are based on the state of interrupt re-
quest signals IRQ7 – IRQ1 and the IP mask value.
IRQ6 – IRQ1 are active-low level-sensitive inputs. IRQ7 is an active-low transition-
sensitive input. A transition-sensitive input requires both an edge and a voltage level
for validity. Interrupt requests are synchronized and debounced by input circuitry on
consecutive rising edges of the processor clock. To be valid, an interrupt request must
be asserted for at least two consecutive clock periods. Each input corresponds to an
interrupt priority. IRQ1 has the lowest priority, and IRQ7 has the highest priority.
The IP field consists of three bits (CCR[7:5]). Binary values %000 to %111 provide
eight priority masks. Masks prevent an interrupt request of a priority less than or equal
to the mask value (except for IRQ7) from being recognized and processed. When IP
contains %000, no interrupt is masked.
IRQ6 – IRQ1 are maskable. IRQ7 is non-maskable. The IRQ7 input is transition-sen-
sitive in order to prevent redundant servicing and stack overflow. An NMI is generated
each time IRQ7 is asserted, and each time the priority mask changes from %111 to a
lower number while IRQ7 is asserted.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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