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參數(shù)資料
| 型號： | CPU16RM |
| 英文描述： | M68HC16 Family CPU16 Reference Manual |
| 中文描述： | M68HC16家庭CPU16參考手冊 |
| 文件頁數(shù)： | 408/482頁 |
| 文件大?。?/td> | 2417K |
| 代理商： | CPU16RM |
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MOTOROLA
10-10
DEVELOPMENT SUPPORT
CPU16
REFERENCE MANUAL
10.4.1 Enabling BDM
The CPU16 samples the BKPT inputs during reset to determine whether to enable
BDM. If either BKPT input is at logic level zero when sampled, an internal BDM en-
abled flag is set.
BDM operation is enabled when BKPT is asserted at the rising edge of the RESET sig-
nal. BDM remains enabled until the next system reset. If BKPT is at logic level one on
the trailing edge of RESET, BDM is disabled. BKPT is relatched on each rising transi-
tion of RESET. BKPT is synchronized internally, and must be asserted for at least two
clock cycles prior to negation of RESET.
BDM enable logic must be designed with special care. If BKPT hold time extends into
the first bus cycle following reset, the bus cycle could inadvertently be tagged with a
breakpoint.
Figure 10-6
shows a sample BDM enable circuit.
Figure 10-6 Sample BDM Enable Circuit
The microcontroller itself asserts RESET for 512 clock periods after it is released by
external reset logic, and latches the state of BKPT on the rising edge of RESET at the
end of this period. If enable circuitry only monitors the external reset, BKPT will not be
enabled.
Figure 10-7
shows BDM enable timing. Refer to the appropriate modular mi-
crocontroller user's manual for specific timing information.
Figure 10-7 BDM Enable Waveforms
EXTERNAL
RESET
LOGIC
MCU
BKPT
RESET
RESET DRIVEN BY EXTERNAL LOGIC
BDM ENABLE LATCHED
512 CLOCK PERIODS
RESET DRIVEN BY MICROCONTROLLER
2 CLOCK
PERIODS
RESET
BKPT
≥
10 CLOCK PERIODS
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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