參數(shù)資料
型號： Alpha 21164
廠商： SAMSUNG SEMICONDUCTOR CO. LTD.
英文描述： Alpha Microprocessor(64位微處理器)
中文描述： 阿爾法微處理器（64位微處理器）
文件頁數(shù)： 102/115頁
文件大?。?/td> 846K
代理商： ALPHA 21164
102
Electrical Data
AC Characteristics
11.4.8.2 2× Clock Mode
When
clk_mode_h<2:0>
= 000, the
osc_clk_in_h,l
frequency is divided by 2. The
osc_clk_in_h,l
signals must have a duty cycle of at least 60/40.
11.4.8.3 Chip Test Mode
To lower the maximum frequency that the chip manufacturing tester is required to
supply, a divide-by-1 mode has been designed into the clock generator circuitry.
When
clk_ mode_h<2:0>
= 001, the clock frequency that is applied to the input
clock signals
osc_clk_in_h,l
bypasses the clock divider and is sent to the chip clock
driver. This allows the chip internal circuitry to be tested at full speed with a one-half
frequency
osc_clk_in_h,l
.
Note:
The clock symmetrator is not enabled in this mode.
11.4.8.4 Module Test Mode
When
clk_mode_h<2:0>
= 010, the clock frequency that is applied to the input
clock signals
osc_clk_in_h,l
is divided by 4 and is sent to the chip clock driver. The
digital phase-locked loop (DPLL) continues to keep the onchip
sys_clk_out1_h,l
locked to
ref_clk_in_h
within the normal limits if a
ref_clk_in_h
signal is applied
(0 ns to 1
osc_clk_in_h,l
cycle after
ref_clk_in_h
).
11.4.8.5 Clock Test Reset Mode
When
clk_mode_h<2:0>
= 011, the
sys_clk_out
generator circuit is forced to reset
to a known state. This allows the chip manufacturing tester to synchronize the chip to
the tester cycle. Table 40 lists the clock test modes.
Table 40 Clock Test Modes
(Sheet 1 of 2)
clk_mode_h
Mode
<2>
<1>
<0>
Normal (1×) clock mode
1
0
1
2× clock mode
0
0
0
Chip test
0
0
1
Module test
0
1
0
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PDF描述
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