參數(shù)資料
型號(hào)： TSPC860XRVZQU66D
廠商： Atmel Corp.
英文描述： Integrated Communication Processor
中文描述： 綜合通信處理器
文件頁(yè)數(shù)： 74/93頁(yè)
文件大?。?/td> 1601K
代理商： TSPC860XRVZQU66D
74
TSPC860 [Preliminary]
2129B–HIREL–12/04
Figure 63.
Ethernet Collision Timing Diagram
Figure 64.
Ethernet Receive Timing Diagram
Figure 65.
Ethernet Transmit Timing Diagram
Notes:
1. Transmit clock invert (TCI) bit in GSMR is set.
2. If RENA is deasserted before TENA, or RENA is not asserted at all during transmit, then the CSL bit is set in the buffer
descriptor at the end of the frame transmission.
120
CLSN (CTS1)
(Input)
RCLK1
RXD1
(INPUT)
RENA (CD1)
(INPUT)
121
124
125
127
123
126
LAST BIT
121
128
121
132
131
133
134
129
TCLK1
TXD1
(Output)
RENA (CD1)
(Input)
(Note 2)
TENA (RTS1)
(Input)
128
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