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參數(shù)資料
| 型號： | TSPC860XRVZQU66D |
| 廠商： | Atmel Corp. |
| 英文描述： | Integrated Communication Processor |
| 中文描述： | 綜合通信處理器 |
| 文件頁數(shù)： | 73/93頁 |
| 文件大?。?/td> | 1601K |
| 代理商： | TSPC860XRVZQU66D |
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73
TSPC860 [Preliminary]
2129B–HIREL–12/04
Figure 62.
HDLC Bus Timing Diagram
Notes:
1. The ratio SyncCLK/RCLK1 and SyncCLK/TCLK1 must be greater or equal to 2/1
2. SDACK is asserted whenever the SDMA writes the incoming frame DA into memory.
100
105
TCLK1
TXD1
(OUTPUT)
103
104
104
RTS1
(OUTPUT)
102
102
101
CTS1
(ECHO
INPUT)
107
Table 22.
Ethernet Electrical Specifications
Number
Characteristic
All Frequencies
Unit
Min
Max
120
CLSN Width High
40
–
ns
121
RCLK1 Rise/Fall Time
–
15
ns
122
RCLK1 Width Low
40
–
ns
123
RCLK1 Clock Period
(1)
80
120
ns
124
RXD1 Setup Time
20
–
ns
125
RXD1 Hold Time
5
–
ns
126
RENA Active Delay (From RCLK1 Rising Edge of the Last Data Bit)
10
–
ns
127
RENA Width Low
100
–
ns
128
TCLK1 Rise/Fall Time
–
15
ns
129
TCLK1 Width Low
40
–
ns
130
TCLK1 Clock Period
(1)
99
101
ns
131
TXD1 Active Delay (From TCLK1 Rising Edge)
10
50
ns
132
TXD1 Inactive Delay (From TCLK1 Rising Edge)
10
50
ns
133
TENA Active Delay (From TCLK1 Rising Edge)
10
50
ns
134
TENA Inactive Delay (From TCLK1 Rising Edge)
10
50
ns
135
RSTRT Active Delay (From TCLK1 Falling Edge)
10
50
ns
136
RSTRT Inactive Delay (From TCLK1 Falling Edge)
10
50
ns
137
REJECT Width Low
1
–
CLK
138
CLKO1 Low to SDACK Asserted
(2)
–
20
ns
139
CLKO1 Low to SDACK Negated
(2)
–
20
ns
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