參數資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數據通信
文件頁數： 71/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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71
Agere Systems Inc.
Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
7 Microprocessor Interface and Global Control and Status Registers
(continued)
Table 78. SMPR_TSCR, TMUX, and SPEMPR Control Register (RW)
Table 79. SMPR_FCR, Framer Control Register (RW)
Address
Bit
Name
Function
Reset
Default
0x0000
0x00010 15:4
RSVD
Reserved.
Forces Received High-Speed Data to Transmit
High-Speed Data Loopback Prior to the CDR.
Retime Clock Edge for the Received High-Speed
Data.
This bit controls on which clock edge, positive
or negative, the received high-speed data is to be
retimed.
3
MPU_RHDZTHD_LB
2
SMPR_RETIME_CLK_EDGE
1 = the received data will be clocked into the device
on the negative clock edge.
0 = the received data will be clocked into the device
on the positive clock edge.
Telecom Bus Edge.
The SPE mapper is enabled
to use a time slot on the telecom bus. This bit
selects the clock edge for the data signals transmit-
ted to the telecom bus during the selected time slot.
1
SMPR_TELECOMBUS_EDGE
0 = clock telecom bus signals out on the falling
edge.
1 = clock telecom bus signals out on the rising
edge.
0
SMPR_TMUX_MASTER_SLAVE
SMPR/TMUX Master Slave.
This bit controls if the
TMUX block in this Supermapper is the master
device in the system module that this Supermapper
is on, or if it is a slave device.
0 = this Supermapper/TMUX is a slave device in the
module.
1 = this Supermapper/TMUX is a master device in
the module.
Address
Bit
Name
Function
Reset
Default
0x0000
0x00012
15:3
2:0
RSVD
Reserved.
Framer Clock Selection.
Selects the source of the
framer high-speed clock the selected clock needs
to be faster than the aggregate throughput of the
framer block for proper operation.
SMPR_FRM_CLK_SEL[2:0]
000 = framer is powered down. No clock required.
001 = framer receives TLSC52 (pin AC3) clock
input.
010 = framer receives DS1XCLK (pin AD16) clock
input.
011 = framer receives E1XCLK (pin AC17) clock
input.
相關PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關代理商/技術參數
參數描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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