參數(shù)資料
型號(hào)： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁(yè)數(shù)： 161/784頁(yè)
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
161
Agere Systems Inc.
10 VT/TU Mapper Registers
(continued)
Table 186. VT_RMASK[1—28], Receive Masks Per Channel (R/W)
Note:
The event and delta bits for these mask bits are in
Table 182 on page 159
.
Address
Bit
Name
Function
Reset
Default
0
0x1
0x2003C
—
0x20057
15
14
RSVD
Reserved.
Receive REI-V Mask Bit.
If set to a logic 1,
VT_RX_VTREI_E[1—28] will not contribute to the inter-
rupt.
VT_RX_VTREI_M[1—28]
13
VT_RX_BIP2ERR_M[1—28]
Receive BIP-2 Error Mask Bit.
If set to a logic 1,
VT_RX_BIP2ERR_E[1—28] will not contribute to the
interrupt.
VT_RX_ESOVFL_M[1—28]
Receive Elastic Store Overflow Mask Bit.
If set to a
logic 1, VT_RX_ESOVFL_E[1—28] will not contribute to
the interrupt.
VT_APS_M[1—28]
VT APS Mask Bit.
If set to a logic 1, VT_APS_D[1—28]
will not contribute to the interrupt.
VT_ERDI_M[1—28]
ERDI-V Mask Bit.
If set to a logic 1, VT_ERDI_D[1—28]
will not contribute to the interrupt.
VT_RDI_M[1—28]
RDI-V Mask Bit.
If set to a logic 1, VT_RDI_D[1—28] will
not contribute to the interrupt.
VT_RFI_M[1—28]
RFI-V Mask Bit.
If set to a logic 1, VT_RFI_D[1—28] will
not contribute to the interrupt.
RSVD
Reserved.
VT_LOPS_M[1—28]
VT Loss of Phase Sync Mask Bit.
If set to a logic 1,
VT_LOPS_D[1—28] will not contribute to the interrupt.
VT_J2TIM_M[1—28]
J2 Mismatch Mask Bit.
If set to a logic 1,
VT_J2TIM_D[1—28] will not contribute to the interrupt.
VT_PLM_M[1—28]
VT Payload Label Mismatch Mask Bit.
If set to a logic
1, VT_PLM_D[1—28] will not contribute to the interrupt.
VT_UNEQ_M[1—28]
VT Unequip Mask Bit.
If set to a logic 1,
VT_UNEQ_D[1—28] will not contribute to the interrupt.
VT_SIZERR_M[1—28]
VT Size Error Mask Bit.
If set to a logic 1,
VT_SIZERR_D[1—28] will not contribute to the interrupt.
VT_AIS_M[1—28]
AIS-V Mask Bit.
If set to a logic 1, VT_AIS_D[1—28] will
not contribute to the interrupt.
VT_LOP_M[1—28]
LOP-V Mask Bit.
If set to a logic 1, VT_LOP_D[1—28]
will not contribute to the interrupt.
0x1
12
0x1
11
0x1
10
0x1
9
0x1
8
0x1
7
6
0
0x1
5
0x1
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相關(guān)PDF資料
PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
TFRA84J13 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J131BL-3-DB 制造商:LSI Corporation 功能描述:Framer DS0/DS1/DS2/DS3/E1/E2/E3 1.5V/3.3V 909-Pin BGA
TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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