參數(shù)資料
型號： TFRA28J133BAL-1
元件分類： TVS-瞬態(tài)抑制二極管
英文描述： Transient Voltage Suppressor Diodes
中文描述： 電信提供商/數(shù)據(jù)通信
文件頁數(shù)： 481/784頁
文件大?。?/td> 10831K
代理商： TFRA28J133BAL-1
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Data Sheet
June 2002
TMXF28155 Supermapper
155/51 Mbits/s SONET/SDH x28/x21 DS1/E1
481
Agere Systems Inc.
20 M13/M23 MUX/DeMUX Block Functional Description
(continued)
Loss of Frame and Automatic AIS Insertion.
The M13_DS2_LOFy bit is set (
Table 253 on page 213
) when
M13_DS2_OOFy is high continuously for 28 DS3 frame periods (approximately 3 ms). Once set, M13_DS2_LOFy
is not cleared until M13_DS2_OOFy is continuously low for 28 DS3 frame periods.
The user can provision the M13 to automatically output AIS if either bit M13_DS2_OOFy = 1 (by setting
M13_AUTO_AIS_OOF to 1), or M13_DS2_LOFy = 1 (by setting M13_AUTO_AIS_LOF to 1).
DS2 Performance Monitors.
Within each M12 demultiplexer, there are two performance monitoring counters.
These counters are cleared and read as described above (see DS3 Performance Monitors Section on
page 479
).
Registers M13_DS2_FERR_CNT[7—1]_R (
Table 306 on page 229
) count errors in the frame alignment signal. In
the DS1 mode, M13_DS2_FERR_CNTy (
Table 306
) increments each time an error is detected in either an F bit or
M bit. In the E1 mode, this counter increments either for each frame alignment signal bit error (when
M13_DS2_FERR_MODE = 0 (
Table 286 on page 222
)), or once for each frame alignment signal that contains at
least one bit error (when M13_DS2_FERR_MODE = 1).
In the E1 mode only, registers M13_DS2_PERR_CNT[7—1]_R[1—2] (
Table 305 on page 228
) count errors in P
bits.
20.11.7 Output Select Logic
DS2 Output Selection.
The M23 demultiplexer outputs are fed into seven DS2 output selection logic blocks. This
allows the M13 to output the demultiplexed DS2 signals or insert AIS.
Each selector is identified by a number y that ranges from one to seven and corresponds directly to M13 outputs
M13_DS2DATA[7—1]. The outgoing DS2 signals are retimed by an associated clock, M13_DS2CLK[7—1]. The
edge of the clocks that is used to retime the data is provisionable to either the rising edge (M13_TDS2_EDGE = 1
(
Table 306
)) or falling edge (M13_TDS2_EDGE = 0).
The output from each selection block is controlled by the values of bits M13_DS2_OUT_IDLEy (
Table 296 on
page 226
) and M13_DS2_OUT_AISy (
Table 297 on page 226
).
I
Output is held low when M13_DS2_OUT_IDLEy = 1; otherwise, the deMUXed DS2 signal is output when
M13_DS2_OUT_AISy = 0 and DS2 AIS is output when M13_DS2_OUT_AISy = 1.
The all-ones DS2 AIS signal is also output under all failure conditions at DS3 level which require automatic AIS
insertion at DS2 level.
DS1/E1 Output Selection.
The M12 demultiplexer outputs are fed into 28 DS1/E1 output selection logic blocks.
This allows the M13 to output the demultiplexed DS1/E1 (M13_DS1_OUT_AISx = 0 (
Table 285 on page 222
)), or
insert AIS (M13_DS1_OUT_AISx = 1). The all-ones AIS signal is also output under all failure conditions at DS3 or
DS2 level which require automatic AIS insertion at DS1/E1 level.
Each selector is identified by a number x that ranges from 1 to 28 and corresponds directly to a block output
M13_DS1DATA[28—1]. The outgoing DS1 and/or E1 signals are retimed by an associated clock,
M13_DS1CLK[28—1]. The edge of the clock that is used to retime the data is provisionable to either the rising
edge (M13_TDS1_EDGEx = 1 (
Table 284 on page 222
)) or falling edge (M13_TDS1_EDGEx = 0).
Each output selector number, x can be expressed as either 4y – 3, 4y – 2, 4y – 1, or 4y, where y ranges from 1
to 7. For a given y, the four selectors in the group output DS1 signals when M13_OUT_TYPEy = 1 (
Table 284
), or
E1 signals when M13_OUT_TYPEy = 0. In either of these modes, the four selectors in the group are controlled by the
2-bit values OUTSELx, where x = 4y – 3, 4y – 2, 4y – 1, and 4y.
When M13_OUT_TYPEy = 0, the output of selector 4y is held low.
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PDF描述
TN0200T-T1 CA DUAL BANANA/DUAL BANANA 5'
TN0201T-T1 TRANSISTOR SOT23 SMD MOSFET
TN0520N3 TRANSISTOR | MOSFET | N-CHANNEL | 200V V(BR)DSS | 300MA I(D) | TO-92
TN0524N3 TRANSISTOR | MOSFET | N-CHANNEL | 240V V(BR)DSS | 300MA I(D) | TO-92
TN0540N3 TRANSISTOR | MOSFET | N-CHANNEL | 400V V(BR)DSS | 140MA I(D) | TO-92
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TFRA84J13DS0 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS1 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
TFRA84J13DS2 制造商:AGERE 制造商全稱:AGERE 功能描述:Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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