參數(shù)資料
型號(hào)： SAA7146A
廠商： NXP Semiconductors N.V.
英文描述： Multimedia bridge, high performance Scaler and PCI circuit SPCI
中文描述： 多媒體橋梁，高性能潔牙機(jī)和PCI電路SPCI
文件頁(yè)數(shù)： 54/144頁(yè)
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代理商： SAA7146A
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1998 Apr 09
54
Philips Semiconductors
Product specification
Multimedia bridge, high performance
Scaler and PCI circuit (SPCI)
SAA7146A
04
05
06
07
08
09
0A
0B
0C
0D
0E
0F
10
11
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13
14
15
16
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18
19
1A
1B
1C
1D
1E
1F
20
21
22
23
24
25
26
27
28
29
2A
2B
RPS_I0
RPS_LATE1
RPS_LATE0
RPS_E1
RPS_E0
RPS_TO1
RPS_TO0
UPLD
DEBI_S
DEBI_E
IIC_S
IIC_E
A2_in
A2_out
A1_in
A1_out
AFOU
V_PE
VFOU
FIDA
FIDB
PIN3
PIN2
PIN1
PIN0
ECS
EC3S
EC0S
PRQ
PMA
RPS_RE1
RPS_PE1
RPS_A1
RPS_RE0
RPS_PE0
RPS_A0
DEBI_TO
DEBI_EF
IIC_EA
IIC_EW
number of RPS interrupts Task 0
number of RPS late errors for Task 1
number of RPS late errors for Task 0
number of RPS errors for Task 1
number of RPS errors for Task 0
number of time outs for RPS Task 1
number of time outs for RPS Task 0
time for upload, in PCI clocks
time DEBI is busy, in PCI clocks
number of DEBI events in total
time I
2
C-bus is busy, in PCI clocks
number of I
2
C-bus errors in total
number of protection hits
number of protection hits
number of protection hits
number of protection hits
number of audio FIFOs overflows/underflows in total
number of video FIFO protection violations in total
number of video FIFOs overflows/underflows in total
number of odd/even fields on port A (defined via FIDESA)
number of odd/even fields on port B (defined via FIDESB)
number of active edges as defined in the GPIO registers; see Table 43
number of active edges as defined in the GPIO registers; see Table 43
number of active edges as defined in the GPIO registers; see Table 43
number of active edges as defined in the GPIO registers; see Table 43
number of threshold overflows from EC1, EC2, EC4 and EC5 in total
number of threshold overflows of EC3S
number of threshold overflows of EC0S
time from REQ# to GNT#, in PCI clocks
time in active master mode, in PCI clocks
number of RPS register access errors for Task 1
number of page errors for RPS Task 1
time of RPS Task 1 busy, in PCI clocks
number of RPS register access errors for Task 0
number of page errors for RPS Task 0
time of RPS Task 0 busy, in PCI clocks
number of DEBI time out events
number of format errors on DEBI port
number of address errors on the I
2
C-bus
number of I
2
C-bus write data errors
ADDRESS
(HEX)
STATUS BIT
EVENTS TO BE COUNTED
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