參數(shù)資料
型號(hào)： PXA270
廠商： Intel Corp.
英文描述： Electrical, Mechanical, and Thermal Specification
中文描述： 電氣，機(jī)械和熱規(guī)格
文件頁(yè)數(shù)： 92/126頁(yè)
文件大?。?/td> 1563K
代理商： PXA270
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6-28
Electrical, Mechanical, and Thermal Specification
Intel PXA270 Processor
AC Timing Specifications
Figure 6-17
indicates which clock data would be latched following the assertion of
nSDCAS(ADV), depending on the configuration of the SXCNFG[SXCLx] bit field. The period in
the diagram indicated by different frequency configuration codes (Fcodes or FCCs) is equal to the
number of SDCLK0 cycles between the READ command and the clock edge on which data is
driven onto the bus.
Figure 6-17. First-Access Latency Configuration Timing
Valid Address
0b0000
Beat 0
Beat 1
Beat 2
Beat 3
Beat 4
Beat 5
Beat 0
Beat 1
Beat 2 Beat 3
Beat 4
Beat 0
Beat 1
Beat 2
Beat 3
Beat 0
Beat 1
Beat 2
Beat 0
Beat 1
Beat 0
Code 7
Code 6
Code 5
Code 4
Code 3
Code 2
NOTE: CODE = Frequency Configuration Code
SDCLK<0>
nCS<0>
MA<19:0>
nSDCAS
DQM<3:0>
MD (Code = 2)
MD (Code = 3)
MD (Code = 4)
MD (Code = 5)
MD (Code = 6)
MD (Code = 7)
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