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參數(shù)資料
| 型號(hào)： | PM73122 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | 32鏈接消費(fèi)電子展/ DBCES AAL1 SAR處理器 |
| 文件頁數(shù)： | 79/489頁 |
| 文件大?。?/td> | 4416K |
| 代理商： | PM73122 |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
54
Pin Name
Type
Pin
No.
Function
NCLK/
SRTS_DISB
Input
AD7
Network Clock is the ATM network-derived
clock used for SRTS. If this signal is tied low,
SRTS is disabled. Internally this clock can be
divided independently for each A1SP block.
This clock should be 2.43 MHz for T1 and
E1mode, 38.88 MHz for E3 mode and 77.76
MHz for DS3 mode.
TL_CLK_OE
Input
AE6
Transmit Line Clock Output Enable controls
whether or not the TL_CLK lines are inputs or
outputs between the time of hardware reset
and when the CLK_SOURCE_TX bits are read.
If high, all TL_CLK pins are outputs. If low, all
TL_CLK pins are inputs. There is an internal
pull-up resistor, so all TL_CLK pins are outputs
if the pin is not connected. The value of this
input is overwritten by the CLK_SOURCE_TX
bits in the LIN_STR_MODE memory register.
CGC_SER_D
Input
AC7
External Clock Generation Control Serial Data
is an input used to allow external clock control
circuitry to pass frequency information into the
internal clock synthesizer.
CGC_VALID
Input
AF5
External Clock Generation Control Valid signal
is an active high input indicating that the data
on CGC_SER_D is valid. This signal must
transition from a low to a high at the first valid
data on CGC_SER_D and must stay high
through the whole clock control word.
10.11 JTAG/TEST Signals(5)
Pin Name
Type
Pin
No.
Function
TCLK
Input
D22
The test clock signal provides timing for
test operations tat can be carried out
using the JTAG test access port.
TMS
Input
Internal
Pull-up
A24
The test mode select signal controls the
test operations that can be carried out
using the JTAG test access port. Maintain
TMS tied high when not using JTAG logic.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM73122-BI | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
| PM7323 | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73122-BI | 制造商:PMC 制造商全稱:PMC 功能描述:32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
| PM73123 | 制造商:PMC 制造商全稱:PMC 功能描述:8 Link CES/DBCES AAL1 SAR |
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