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參數(shù)資料
| 型號(hào)： | PM73122 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | 32鏈接消費(fèi)電子展/ DBCES AAL1 SAR處理器 |
| 文件頁(yè)數(shù)： | 205/489頁(yè) |
| 文件大小： | 4416K |
| 代理商： | PM73122 |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
180
11.6.3.1.9.3 Extract Scaleable Bandwidth Interconnect Block (EXSBI)
The EXSBI demaps up to 32 T1 links, 32 E1 links, two DS3 links from the SBI
shared bus. The T1/E1 links can be unframed or framed and channelized, with or
without CAS support. The DS3 link can also be unframed or framed. The type of
link is defined by the TRIB_TYP field in the Extract Tributary Control Register.
The links, which the EXSBI processes can originate from any SPE but all links
within the SPE must be of the same type. The SPE field in the
SBI_BUS_CFG_REG and LINK fields in the Extract Tributary Control Register
define which link is associated with that tributary. Note that link/tributary
numbering starts from ‘1’ in SBI mode.
All links extracted from the SBI bus can be timed from the SBI source or from the
local link side, but in general timing is provided from the SBI source. When
timing is from the SBI source (CLK_MSTR = ‘0’) the EXSBI controls the clock by
monitoring the SBI FIFO depth or from timing link rate adjustments provided from
the source and carried with the links over the SBI bus. The method chosen is
dependent on the value of CLK_MODE in the Extract Tributary Control Register.
When the local link is the clock master for a link (CLK_MSTR = ‘1’), clocks for
the link are controlled by the local link clock. Based on buffer fill levels, the
EXSBI sends link rate adjustment commands to the source indicating that it
should send one additional or one fewer bytes of data during the next 500 uS
interval. However this case is used only in DS3 mode, where the source side
and the link side of the SBI are both using the same clock, no adjustments will
need to be made other than synchronizing the data across the SBI bus
If clock timing is not being handled correctly, overruns or underruns will result. If
an underrun or overrun occurs a maskable interrupt is generated and the related
bit is set in the Extract Overrun or Extract Underrun Register. Only one error can
be reported at a time. However errors are latched internally so that if multiple
errors occur, any pending errors will be reported when the first one is cleared. In
addition a maskable interrupt can be generated if a parity error is detected on the
SBI bus. Status for this error is reported in the SBI Parity Error Interrupt Reason
Register. Any EXSBI errors will cause a bit to be set in the SBI Interrupt Register
which also causes a bit to be set in the Master Interrupt Register.
Also reported are C1FP slips and buffer depth errors.
11.6.3.1.9.4 Insert Scaleable Bandwidth Interconnect Block (INSBI)
The INSBI maps up to 32 T1 or E1 links, or two DS3 links to the SBI shared bus.
The T1/E1 links can be unframed or framed and channelized, with or without
CAS support. The DS3 link can also be unframed or framed. The type of link is
defined by the TRIB_TYP field in the Insert Tributary Control Register. The links
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