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參數(shù)資料
| 型號： | PM73122 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | 32鏈接消費(fèi)電子展/ DBCES AAL1 SAR處理器 |
| 文件頁數(shù)： | 106/489頁 |
| 文件大?。?/td> | 4416K |
| 代理商： | PM73122 |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
81
mode this can be done by setting HS_TX_COND bit to a ‘1’. However a DS3 AIS
signal is a framed “1010” pattern. This signal can be generated by setting the
HS_GEN_DS3_AIS bit in the HS_LIN_REG register. The CMD_REG_ATTN bit
needs to be written to a ‘1’ after the HS_GEN_DS3_AIS bit or the HS_TX_COND
bit is set for this function to take affect.
11.2.1.1.2
Transmit Signaling Freezing
Signaling freezing is a required function when transporting CAS. This function
holds the signaling unchanged when the incoming line fails. The PMC-Sierra
framers provide this function. If a framer is used that does not support signaling
freezing, this function must be provided externally.
11.2.1.1.3
SRTS for the Transmit Side
The transmit side supports SRTS only for unstructured data formats on a per-line
basis. SRTS support requires an input reference clock, NCLK. The input
reference frequency is defined as 155.52/2
n
MHz, where n is chosen such that
the reference clock frequency is greater than the frequency being transmitted,
but less than twice the frequency being transmitted (2 x RL_CLK > NCLK >
RL_CLK). For T1 or E1 implementation, the input reference clock frequency
must be 2.43 MHz. The transmit side can accept a reference clock speed of up
to 77.76 MHz, which is required for DS3 applications. Figure 24 on page 81
shows the process implemented for each UDF line enabled for SRTS, regardless
of the reference frequency. One bit of resulting 4-bit SRTS code is then inserted
into the CSI bit of each of the odd numbered cells for that line. There are four
odd cells in each 8 cell sequence, so each one carries a different SRTS bit. If
the line does not supply SRTS, then all odd CSI bits are set to 0. The 3008
divider is the number of data bits in eight cells (8 x 8 x 47). The divider is aligned
on the first cell generation after a reset or a resynchronization to the cell
generation process.
Figure 24 Transmit Side SRTS Function
Divide By 3008
4-Bit Latch
4-Bit Counter
4-bit SRTS Code
Latch
4 Bits
Server Clock Frequency
RL_CLK
Input Reference Clock Frequency
N_CLK
(For T1/E1, 2.43 MHz. For T3, 77.76 MHz.)
4 Bits
Cell Generation
Reset
Resync
Arm
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM73122-BI | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
| PM7323 | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73122-BI | 制造商:PMC 制造商全稱:PMC 功能描述:32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
| PM73123 | 制造商:PMC 制造商全稱:PMC 功能描述:8 Link CES/DBCES AAL1 SAR |
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