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參數(shù)資料
| 型號(hào)： | PM73122 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | 32鏈接消費(fèi)電子展/ DBCES AAL1 SAR處理器 |
| 文件頁(yè)數(shù)： | 28/489頁(yè) |
| 文件大?。?/td> | 4416K |
| 代理商： | PM73122 |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
3
3
FEATURES
The AAL1 Segmentation And Reassembly (SAR) Processor (AAL1gator-32) is a
monolithic single chip device that provides DS1, E1, E3, or DS3 line interface
access to an ATM Adaptation Layer One (AAL1) Constant Bit Rate (CBR) ATM
network. It arbitrates access to an external SRAM for storage of the
configuration, the user data, and the statistics. The device provides a
microprocessor interface for configuration, management, and statistics gathering.
PMC-Sierra also offers a software device control package for the AAL1gator-32
device.
Compliant with the ATM Forum’s Circuit Emulation Services (CES)
specification (AF-VTOA-0078), and the ITU-T I.363.1
Supports Dynamic Bandwidth Circuit Emulation Services (DBCES).
Compliant with the ATM Forum’s DBCES specification (AF-VTOA-0085).
Supports idle channel detection via processor intervention, CAS signaling, or
data pattern detection. Provides idle channel indication on a per channel
basis.
Supports non-DBCES idle channel detection by activating a queue when any
of its constituent time slots are active, and deactivating a queue when all of
its constituent time slots are inactive.
Provides AAL1 segmentation and reassembly of 16 individual E1 or T1 lines,
8 H-MVIP lines at 8 MHz, or 2 E3 or DS3 or STS-1 unstructured lines.
Using the optional Scalable Bandwidth Interconnect (SBI) Interface, provides
AAL1 segmentation and reassembly of up to 32 T1, E1, or 2 DS3 links. In
SBI mode can map any SBI tributary to any of the 32 AAL1 links. Supports
floating and locked tributaries as well as unframed, framed without CAS and
framed with CAS tributaries. CAS is only supported on Synchronous
tributaries.
Provides a standard UTOPIA level 2 Interface which optionally supports parity
and runs up to 52 MHz. Only Cell Level Handshaking is supported. In MPHY
mode, can act like a single port or 4 port device. The following modes are
supported:
8/16-bit Level 2, Multi-Phy Mode (MPHY)
8/16-bit Level 1, SPHY
8-bit Level 1, ATM Master
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM73122-BI | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
| PM7323 | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73122-BI | 制造商:PMC 制造商全稱:PMC 功能描述:32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
| PM73123 | 制造商:PMC 制造商全稱:PMC 功能描述:8 Link CES/DBCES AAL1 SAR |
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