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參數(shù)資料
| 型號： | PM5317-FI |
| 英文描述： | Octal 14-Bit Rail-to-Rail DACs in 16-Lead SSOP; Package: SSOP; No of Pins: 16; Temperature Range: -40°C to +85°C |
| 中文描述： | 電信提供商/數(shù)據(jù)通信 |
| 文件頁數(shù)： | 516/544頁 |
| 文件大?。?/td> | 2537K |
| 代理商： | PM5317-FI |
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PM5317 SPECTRA-9953 Telecom Standard Product Data Sheet
Release
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000741, Issue 5
516
TOHCLK[4:1] are the generated output clocks used to provide timing for the TTOH[4:1] input,
the TTOHEN[4:1] inputs, and the TOHFP[4:1] output. TTOHCLK is a nominal 82.94 MHz
clock generated by gapping a 103.68 MHz clock. As opposed to ROHCLK[4:1], the
TOHCLK[4:1] clocks are gapped between the 8
th
and 1
st
bits of the TTOH bytes. This gap is
eight 103.68 MHz clock periods wide. Sampling TOHFP high with the rising edge of TOHCLK
identifies the MSB of the first A1 byte on TTOH. TTOH and TTOHEN data should be
externally aligned with the falling edge of TOHCLK. TTOHEN is used to validate, on a byte
per byte basis, the byte insertion from the TTOH port. When TTOHEN is sampled high on the
serial byte, the serial byte is to be inserted. When TTOHEN is sampled high on the MSB of the
TTOH serial byte (i.e. the first serial bit), the byte is inserted in the transport overhead. When
TTOHEN is sampled low on the MSB of the TTOH serial byte, the byte is discarded.
18.7 Receive DCC Port Timing (RDCC)
The function of the receive section and line RDCC block is to serially output the DCC bytes
onto RLD and RSLD. The line DCC bytes (D1-D3) are output serially onto RLD. RSLD is
selectable to output either the section DCC bytes (D4-D12) or the line DCC bytes (D1-D3).
The RRMP RSLDSEL register bit selects which of the two sources is multiplexed onto RSLD.
Figure 33 shows the RDCC port functional timings. RLDCLK is the generated output clock
used to provide timing for the RLD output. RLDCLK is a nominal 576 kHz clock. RSLDCLK
is the generated output clock used to provide timing for the RSLD output. If RSLD carries the
line DCC, RSLDCLK is a nominal 576 kHz clock or if RSLD carries the section DCC,
RSLDCLK is a nominal 192 kHz clock. Sampling ROHFP high identifies the MSB of the first
DCC byte on RLD (D4) and RSLD (D1 or D4). RLD and RSLD are aligned with the falling
edge of RLDCLK and RSLDCLK and should be sampled on the rising edge of RLDCLK and
RSLDCLK. Note that when TST-192/STM-64 mode is enabled RDCC ports 2-4 should be
ignored.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM5311 | ATM/SONET Transceiver |
| PM5323-QC | |
| PM533 | Octal 12-Bit Rail-to-Rail DACs in 16-Lead SSOP; Package: SSOP; No of Pins: 16; Temperature Range: 0°C to +70°C |
| PM533DS | 12-Bit Rail-to-Rail DACs in 10-Lead DFN; Package: DFN; No of Pins: 10; Temperature Range: -40°C to +85°C |
| PM533K | Analog IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM5319 | 制造商:PMC 制造商全稱:PMC 功能描述:SONET/SDH Interface for 622 & 155 Mbit/s |
| PM5319-NGI | 制造商:PMC-Sierra 功能描述:ARROW 622 SONET/SDH INTERFACE FOR 622 and 155 MBIT/S, BGA196, LEAD FREE |
| P-M53216P | 制造商:Panasonic Industrial Company 功能描述:I.C. |
| PM5323-QC | 制造商:PMC-Sierra 功能描述: |
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