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參數(shù)資料
| 型號： | PM5317-FI |
| 英文描述： | Octal 14-Bit Rail-to-Rail DACs in 16-Lead SSOP; Package: SSOP; No of Pins: 16; Temperature Range: -40°C to +85°C |
| 中文描述： | 電信提供商/數(shù)據(jù)通信 |
| 文件頁數(shù)： | 43/544頁 |
| 文件大?。?/td> | 2537K |
| 代理商： | PM5317-FI |
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PM5317 SPECTRA-9953 Telecom Standard Product Data Sheet
Release
Proprietary and Confidential to PMC-Sierra, Inc., and for its customers’ internal use.
Document No.: PMC-2000741, Issue 5
43
Pin Name
Type
Pin
No.
Function
(optionally high), RXDATA[N]_p/n is recovered from the
optical stream.
The SYNC_ERR[N] signals are treated as asynchronous
inputs. A change of SYNC_ERR value triggers an
interruption, optionally zeros the received data and optionally
leads to a Loss of Signal (LOS) interrupt.
For quad STS-48/STM-16 mode, SYNC_ERR[N] indicates
the validity of the RXDATA[N]_p/n[3:0] receive data bus (i.e.
SYNC_ERR1 validates RXDATA1[3:0]).
For STS-192/STM-64 mode, SYNC_ERR1 indicates the
validity of the RXDATA[4:1]_p/n[3:0] receive data buses.
SYNC_ERR2, SYNC_ERR3 and SYNC_ERR4 are ignored.
TXCLK_SRC4_p
TXCLK_SRC4_n
TXCLK_SRC3_p
TXCLK_SRC3_n
TXCLK_SRC2_p
TXCLK_SRC2_n
TXCLK_SRC1_p
TXCLK_SRC1_n
Analog
LVDS
Input
J4
H3
P6
N5
N4
M3
U2
T1
The
differential transmit clock
source
(TXCLK_SRC)
inputs provides timing for the SPECTRA-9953 transmit
operation. TXCLK_SRC[N]_p/n is a 622.08 Mbit/s nominally
45-55% duty cycle clock.
For quad STS-48/STM-16 mode, the TXCLK_SRC[N]_p/n is
used to clock the respective STS-48/STM-16 slice.
TXCLK_SRC[N]_p/n is looped back internally as the
corresponding TXCLK[N]_p/n output (i.e. TXCLK_SRC1_p/n
is looped back as TXCLK1_p/n).
For STS-192/STM-64 mode, TXCLK_SRC2_p/n is used to
clock the transmit side. TXCLK_SRC2_p/n is looped back
internally as the TXCLK2_p/n output. TXCLK1_p/n,
TXCLK3_p/n and TXCLK4_p/n are ignored.
TXCLK4_p
TXCLK4_n
TXCLK3_p
TXCLK3_n
TXCLK2_p
TXCLK2_n
TXCLK1_p
TXCLK1_n
Analog
LVDS
Output
F1
G2
M1
N2
P5
R6
T5
U6
The
differential transmit clock
(TXCLK) outputs provides a
timing reference for the transmit TXDATA[N]_p/n[3:0] buses.
TXCLK[N]_p/n is a 622.08 Mbit/s nominally 40%-60% duty
cycle clock.
For quad STS-48/STM-16 mode, the rising edge of
TXCLK[N]_p/n is used to update the corresponding
TXDATA[N]_p/n[3:0] bus. TXCLK[N]_p/n is an internally
looped back version of the corresponding
TXCLK_SRC[N]_p/n input (i.e. TXCLK_SRC1+/- is looped
back as TXCLK1_p/n).
For STS-192/STM-64 mode, the rising edge of TXCLK2_p/n
is used to update the TXDATA[4:1]_p/n[3:0] bus.
TXCLK1_p/n, TXCLK3_p/n and TXCLK4_p/n should not be
used..
TXDATA4_p[3]
TXDATA4_n[3]
TXDATA4_p[2]
TXDATA4_n[2]
TXDATA4_p[1]
TXDATA4_n[1]
TXDATA4_p[0]
TXDATA4_n[0]
TXDATA3_p[3]
TXDATA3_n[3]
TXDATA3_p[2]
TXDATA3_n[2]
Analog
LVDS
Output
G3
H4
K5
L6
J5
K6
E1
F2
K1
L2
L3
M4
The
differential transmit data
(TXDATA) outputs carries
the byte-serial STS-48 (STM-16) or STS-192 (STM-64)
streams. Each differential pair is a 622.08 Mbps stream.
For quad STS-48/STM-16 mode, each of the four
TXDATA[N]_p/n[3:0] buses represents a single STS-48
(STM-16) stream. TXDATA[N]_p/n[3] is the most significant
bit (corresponding to bit 1 of each serial word, the first bit
transmitted). TXDATA[N]_p/n[0] is the least significant bit
(corresponding to bit 4 of each word, the last bit transmitted).
TXDATA[N]_p/n[3:0] is updated on the rising edge of the
corresponding TXCLK[N]_p/n.
For STS-192/STM-64 mode, the four TXDATA[N]_p/n[3:0]
S S
(S
)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| PM5323-QC | |
| PM533 | Octal 12-Bit Rail-to-Rail DACs in 16-Lead SSOP; Package: SSOP; No of Pins: 16; Temperature Range: 0°C to +70°C |
| PM533DS | 12-Bit Rail-to-Rail DACs in 10-Lead DFN; Package: DFN; No of Pins: 10; Temperature Range: -40°C to +85°C |
| PM533K | Analog IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| PM5319-NGI | 制造商:PMC-Sierra 功能描述:ARROW 622 SONET/SDH INTERFACE FOR 622 and 155 MBIT/S, BGA196, LEAD FREE |
| P-M53216P | 制造商:Panasonic Industrial Company 功能描述:I.C. |
| PM5323-QC | 制造商:PMC-Sierra 功能描述: |
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