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參數(shù)資料
| 型號： | PEF22554HT |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封裝： | GREEN, PLASTIC, LBGA-160 |
| 文件頁數(shù)： | 95/700頁 |
| 文件大?。?/td> | 25742K |
| 代理商： | PEF22554HT |
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QuadFALC
TM
PEF 22554 E
Functional Description T1/J1
Data Sheet
184
Rev. 1.2, 2006-01-26
5.4
Framer Operating Modes (T1/J1)
5.4.1
General (T1/J1)
The general parameters are:
Summary of supported T1/J1 Framing Modes:
Selection of one of the four permissible framing formats is done by the register bits FMR4.FM(1:0) for the receiver
and for the transmitter. (FMR4_T)
The operating mode of the QuadFALC
TM is selected by programming the carrier data rate and characteristics, line
code, multiframe structure, and signaling scheme.
The QuadFALC
TM implements all of the standard and/or common framing structures PCM24 (T1/J1, 1.544 Mbit/s)
carriers. The internal HDLC controller supports all signaling procedures including signaling frame
synchronization/synthesis in all framing formats.
After reset, the QuadFALC
TM must be programmed with FMR1.PMOD = 1 to enable the T1/J1 (PCM24) mode.
5.4.2
General Aspects of Synchronization (T1/J1)
Synchronization status is reported by bit FRS0.LFA (Loss Of Frame Alignment). Framing errors (pulse frame and
multiframe) are counted by the Framing Error Counter FEC.
Asynchronous state is reached if 2 out of 4 (bit FMR4.SSC(1:0) = 00
B)
(FMR4_T), or 2 out of 5 (bit
FMR4.SSC(1:0) = 01
B), or 2 out of 6 (bit FMR4.SSC(1:0) = 10B), or 4 consecutive multiframe pattern in ESF
format are incorrect (bit FMR4.SSC(1:0) = 11
B). If auto mode is enabled, counting of framing errors is interrupted.
The resynchronization procedure is controlled by either one of the following procedures:
FMR4.AUTO = 1: Automatically. Additionally, it can be triggered by the user by setting/resetting one of the bits
FMR0.FRS (force resynchronization) or FMR0.EXLS (external loss of frame).
FMR4.AUTO = 0: User controlled, exclusively, by the control bits described above in the non-auto mode .
5.4.3
Addition for F12 and F72 Format (T1/J1)
FT and FS bit conditions, i.e. pulse frame alignment and multiframe alignment can be handled separately if
programmed by bit FMR2.SSP. Thus, a multiframe resynchronization can be automatically initiated after detecting
2 errors out of 4/5/6 consecutive multiframing bits without influencing the state of the terminal framing.
In the synchronous state, the setting of FMR0.FRS or FMR0.EXLS resets the synchronizer and initiates a new
frame search. The synchronous state is reached if there is only one definite framing candidate. In the case of
repeated apparent simulated candidates, the synchronizer remains in the asynchronous state.
FMR1.PMOD
:
1
PCM line bit rate
:
1.544 Mbit/s
Single frame length
:
193 bit, No. 1…193
Framing frequency
:
8 kHz
Organization
:
24 time slots, No. 1…24 with 8 bits each, No. 1…8 and one preceding F-bit
F4
:
4-frame multiframe
F12
:
12-frame multiframe (D4)
ESF
:
Extended Superframe (F24)
F72
:
72-frame multiframe (SLC96)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22554HT V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HTV2.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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