參數(shù)資料
型號： PEF22554HT
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PQFP144
封裝： GREEN, PLASTIC, LBGA-160
文件頁數(shù)： 545/700頁
文件大小： 25742K
代理商： PEF22554HT
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Data Sheet
59
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Pin Descriptions
Line Interface Receiver
A9
RL1.1
I (analog)
–
Line Receiver input 1, port 1
Analog input from the external transformer. Selected if
LIM1.DRS is cleared.
RLAS21
IO
(analog)
–
Analog Switch Connector port 1
Can be connected to VSSX if analog switch is not used (HW
compatibel to QuadFALC
v2.1)
RDIP1
I
–
Receive Data Input Positive, port 1
Digital input for received dual-rail PCM(+) route signal which
is latched with the internally recovered receive route clock.
An internal DPLL extracts the receive route clock from the
incoming data pulses. The duty cycle of the received signal
has to be close to 50%. The dual-rail mode is selected if
LIM1.DRS and FMR0.RC1 are set. Input polarity is selected
by bit RC0.RDIS (after reset: active low), line coding is
selected by FMR0.RC(1:0).
ROID1
I
–
Receive Optical Interface Data, port 1
Unipolar data received from a fiber-optical interface with
2048 kbit/s (E1) or 1544 kbit/s (T1/J1). Latching of data is
done with the falling edge of RCLKI. Input polarity is selected
by bit RC0.RDIS. The single-rail mode is selected if
LIM1.DRS is set and FMR0.RC1 is cleared. If CMI coding is
selected (FMR0.RC(1:0) = 01
B), an internal DPLL recovers
clock an data; no clock signal on RCLKI1 is required.
A8
RL2.1
I (analog)
–
Line Receiver input 2, port 1
Analog input from the external transformer. Selected if
LIM1.DRS is cleared.
RDIN1
I
–
Receive Data Input Negative, port 1
Input for received dual-rail PCM(-) route signal which is
latched with the internally recovered receive route clock. An
internal DPLL extracts the receive route clock from the
incoming data pulses. The duty cycle of the received signal
has to be close to 50%.
The dual-rail mode is selected if LIM1.DRS and FMR0.RC1
are set. Input polarity is selected by bit RC0.RDIS
(after reset: active low), line coding is selected by
FMR0.RC(1:0).
RCLKI1
I
–
Receive Clock Input, port 1
Receive clock input for the optical interface if LIM1.DRS is
set and
FMR0.RC(1:0) = 00
B.
Clock frequency: 2.048 MHz (E1) or 1.544 MHz (T1/J1).
RCLKI1 is ignored if CMI coding is selected.
Table 2
I/O Signals for P/PG-LBGA-160-1 (cont’d)
Ball No. Name
Pin Type
Buffer
Type
Function
相關PDF資料
PDF描述
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
PFC04101.8UHKT 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR
相關代理商/技術參數(shù)
參數(shù)描述
PEF22554HT V2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HTV2.1 功能描述:網(wǎng)絡控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554H-TV2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HT-V2.1 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1
PEF22554HTV3.1 功能描述:網(wǎng)絡控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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