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參數(shù)資料
| 型號： | PEF22554HT |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封裝： | GREEN, PLASTIC, LBGA-160 |
| 文件頁數(shù)： | 657/700頁 |
| 文件大?。?/td> | 25742K |
| 代理商： | PEF22554HT |
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QuadFALC
TM
PEF 22554 E
Signaling Controller Operating Modes
Data Sheet
690
Rev. 1.2, 2006-01-26
Figure 133 Interrupt Driven Reception Sequence Example
12.3.6
S
a-bit Access (E1)
The QuadFALC
TM supports the S
a-bit signaling of time slot 0 of every other frame as follows:
Access via registers RSW/XSW
Access via registers RSA(8:4)/XSA(8:4) capable of storing the information for a complete multiframe
Access via the 64 byte deep receive/transmit FIFO of the integrated signaling controller (HDLC channel 1
only). This Sa-bit access gives the opportunity to transmit/receive a transparent bit stream as well as HDLC
frames where the signaling controller automatically processes the HDLC protocol. Enabling is done by setting
of bit CCR1.EITS and resetting of registers TTR(4:1), RTR(4:1) and FMR1.ENSA. Data written to the XFIFO
will be transmitted subsequently in the Sa-bit positions defined by register XC0.SA8E to SA84E and the
corresponding bits of TSWM.TSA(8:4). Any combination of Sa-bits can be selected. After the data has been
sent out completely an “all ones” or Flags (CCR1.ITF) is transmitted. The continuous transmission of a
transparent bit stream, which is stored in the XFIFO, can be enabled. With the setting of bit MODE.HRAC the
received Sa-bits can be forwarded to the receive FIFO. The access to and from the FIFOs is supported by
ISR0.RME/RPF and ISR1.XPR/ALS.
12.3.7
Bit Oriented Message Mode (T1/J1)
The QuadFALC
TM supports signaling and maintenance functions for T1/J1 primary rate Interfaces using the
Extended Super Frame format. The HDLC channel 1 of the device supports the DL-channel protocol for ESF
format according to T1.403-1989 ANSI or to AT&T TR54016 specification. The HDLC and Bit Oriented Message
(BOM) -Receiver can be switched on/off independently. If the QuadFALC
TM is used for HDLC formats only, the
BOM receiver has to be switched off. If HDLC and BOM receiver has been switched on (MODE.HRAC/BRAC), an
automatic switching between HDLC and BOM mode is enabled. Storing of received DL-bit information in the
RFIFO of the signaling controller and transmitting the XFIFO contents in the DL-bit positions is enabled by
CCR1.EDLX/EITS = 10
B.
After hardware-reset (pin RES low) or software-reset (CMDR.RRES = 1) the
QuadFALC
TM operates in HDLC mode. If eight or more consecutive ones are detected, the BOM mode is entered.
Upon detection of a flag in the data stream, the QuadFALC
TM switches back to HDLC mode. Operating in BOM
mode, the QuadFALC
TM is able to receive an HDLC frame immediately, i.e. without any preceding flags.
In BOM mode, the following byte format is assumed (the left most bit is received first; “111111110xxxxxx0
B”).
The QuadFALC
TM uses the FF
H byte for synchronization, the next byte is stored in RFIFO (first bit received: LSB)
if it starts and ends with a 0
B. Bytes starting and ending with a 1B are not stored. If there are no 8 consecutive ones
detected within 32 bits, an interrupt is generated. However, byte sampling is not stopped.
ITD10972
RD RFIFO
32 bytes
RMC
Receive Frame 1 (66 bytes)
32
6
RPF
32
2
32 bytes
RD RFIFO
RMC
RME
RD
Status
RD2
bytes
RME
RMC
RD6
bytes
RD
Status
RMC
RME
RMC
RD
Status
RD6
bytes
6
RF2 RF3
FALC
R
Interface
CPU
Interface
System
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22554HT V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HTV2.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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