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參數(shù)資料
| 型號： | PEF22554HT |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封裝： | GREEN, PLASTIC, LBGA-160 |
| 文件頁數(shù)： | 89/700頁 |
| 文件大?。?/td> | 25742K |
| 代理商： | PEF22554HT |
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Data Sheet
179
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Functional Description T1/J1
5.3.3
CAS Bit-Robbing (T1/J1)
The channel associated signaling information (CAS) is carried on the line in the LSB of every sixth frame for each
time slot. CAS operation mode of the QuadFALC
TM is enabled in T1/J1 mode by setting of register bit FMR5.EIBR.
Two basic modes can be select for receive and transmit direction independent from another:.
Serial CAS: If RSIG is configured on one of the multifunction ports RPA, RPB or RPC, the received CAS
information is given out on RSIG automatically, see Chapter 5.3.3.1. The CAS information is also stored in
registers RS(12:1) (RS1_T) aligned to the CAS multiframe boundary. If XSIG is configured on one of the
multifunction ports XPA or XPB, the transmitted CAS information is taken from XSIG automatically and the
information in the registers XS(12:1) (XS1_T) is ignored, see Chapter 5.3.3.2
Parallel CAS: If RSIG is not configured on one of the multifunction ports RPA, RPB or RPC, the received CAS
information is stored in registers RS(12:1) aligned to the CAS multiframe boundary, see Chapter 5.3.3.3. If
XSIG is not configured on one of the multifunction ports XPA or XPB, the transmitted CAS information is taken
from the registers XS(12:1), see Chapter 5.3.3.4.
In all this basic modes the following configurations can be done:
Internal multiplexing of data and signaling data can be disabled on a per time slot basis (“clear channel”
capability), see Chapter 5.5.6. This is valid for both serial and parallel CAS mode.
Forcing of all robbed bits to 1 can be done to be not performed in CAS “cleared channels” by setting of
XC0.BRF01.
Bit robbing idle function can be done by setting XC0.BRIF. In this case bit robbing information is not overwritten
by the idle code in idle channels. Note that the bit robbing idle feature is not operational in serial CAS together
with F72 mode.
5.3.3.1
Serial Receive CAS Bit-Robbing (T1/J1)
The complete received CAS information is output on pin RSIG.
The received CAS signaling data is clocked out with the working clock of the receive highway (SCLKR) together
with the receive synchronization pulse (SYPR). Data on RSIG is transmitted in the last 4 bits per time slot and are
time slot aligned to the data on RDO. In ESF format the A,B,C,D bits are placed in the bit positions 5 to 8 per time
slot. In F12/72 format the A and B bits are repeated in the C and D bit positions. The first 4 bits per time slot can
be optionally fixed high or low. The FS/DL time slot is transmitted on RDO and RSIG. During idle time slots no
signaling information is transmitted. Data on RSIG are only valid if the freeze signaling status is inactive. With
FMR2.SAIS all-ones data is transmitted on RDO and RSIG.
Updating of the received signaling information is controlled by the freeze signaling status. The freeze signaling
status is automatically activated if a loss-of-signal, or a loss-of-frame-alignment or a receive slip occurs. The
current freeze status is output on port FREEZE (RPA, RPB or RPC) and indicated by register SIS.SFS. If SIS.SFS
is active updating of the registers RS(12:1) is disabled. Optionally automatic freeze signaling is disabled by setting
bit SIC3.DAF.
After CAS resynchronization an interrupt is generated. Because at this time the signaling is still frozen, CAS data
is not valid yet. Readout of CAS data has to be delayed until the next CAS multiframe is received.
5.3.3.2
Serial Transmit CAS Bit-Robbing (T1/J1)
In serial CAS mode the signaling data on pin XSIG is sampled with the working clock of the transmit system
interface (SCLKX) together with the transmit synchronous pulse (SYPX). Data on XSIG is latched in the bit
positions 5 to 8 per time slot, bits 1 to 4 are ignored. The FS/DL-bit is sampled on port XSIG and inserted in the
outgoing data stream. The received CAS multiframe is inserted frame aligned into the data stream on XDI. Data
sourced by the internal signaling controller overwrites the external signaling data which must be valid during the
last frame of a multiframe. Internal multiplexing of data and signaling data can be disabled on a per time slot basis
(clear channel capability). This is also valid when using the internal and external signaling mode.
5.3.3.3
Parallel Receive CAS Bit-Robbing (T1/J1)
Received CAS information is stored in registers RS(12:1) aligned to the CAS multiframe boundary.
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PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
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