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參數(shù)資料
| 型號(hào)： | PEF22554HT |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封裝： | GREEN, PLASTIC, LBGA-160 |
| 文件頁(yè)數(shù)： | 60/700頁(yè) |
| 文件大小： | 25742K |
| 代理商： | PEF22554HT |
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QuadFALC
TM
PEF 22554 E
Functional Description E1
Data Sheet
152
Rev. 1.2, 2006-01-26
the line side. (But if the remote loop is addtionally activated by LIM0.RL = 1
B the remote loop is still active, because
automatic loop switching is logically ORd with the appropriate loop switching by register bits.).
If ALS.SILS is set, the local loop is activated after an activation In-Band loop code (see ANSI T1 404, chapter
9.4.1.1.) is detected from the system side. The local loop is deactivated after a deactivation In-Band loop code
(see ANSI T1 404, chapter 9.4.1.2.) is detected from the system side. (But if the local loop is addtionally activated
by LIM0.LL = 1
B the local loop will be still active, because automatic loop switching is logically ORd with the
appropriate loop switching by register bits.).
ALS.SILS and ALS.LILS both must not be set to 1
B simultaneous.
If ALS.SILS or ALS.LILS are set after an In-Band loop code was detected, no automatic loop switching is
performed.
If ALS.LILS is cleared, an automatic activated remote loop is deactivated..
If ALS.SILS is cleared, an automatic activated local loop is deactivated.
The kind of detected In-Band loop code is indicated in the interrupt status register bits ISR6.(3:0).
To avoid lock up of the QuadFALC
TM an activation of the remote loop is not possible by In-band loop codes if the
local loop (see Chapter 4.7.4) is closed (LIM0.LL is set).
4.5.7
Time Slot 0 Transparent Mode (E1)
The transparent modes are useful for loop-backs or for routing data unchanged through the QuadFALC
TM.
In receive direction, transparency for ternary or dual-/single-rail unipolar data is always achieved if the receiver is
in the synchronous state. In asynchronous state data is transparently switched through if bit FMR2.DAIS is set.
However, correct time slot assignment cannot be guaranteed due to missing frame alignment between line and
system side. Setting of bit LOOP.RTM disconnects control of the internal elastic store from the receiver. The
elastic buffer is now in a “free running” mode without any possibility to update the time slot assignment to a new
frame position in case of resynchronization of the receiver. Together with FMR2.DAIS this function can be used
to realize undisturbed transparent reception.
Transparency in transmit direction can be achieved by activating the time slot 0 transparent mode (bit XSP.TT0
or TSWM.(7:0)). If XSP.TT0 = 1 all internal information of the QuadFALC
TM (framing, CRC, S
a/Si-bit signaling,
remote alarm) is ignored. With register TSWM the S
i-bits, A-bit or the Sa-bits can be enabled selectively to send
data transparently from port XDI to the far end. For complete transparency the internal signaling controller, idle
code generation and AIS alarm generation, single channel and payload loop-back have to be disabled.
4.6
System Interface in E1 Mode
The QuadFALC
TM offers a flexible feature for system designers where for transmit and receive direction different
system clocks and system pulses are necessary. The system interface of the QuadFALC
TM consists of
The four system interfaces of the four channels, see Figure 49. It also includes the multi function ports, see
The system interface multiplexer/demultiplexer, see Chapter 4.6.1 with Figure 50: It multiplexes the data RDO
and RSIG received from four or four channels into one or two common data streams and it demultiplexes the
data XDI and XSIG from one or two common data streams into four or four channels.
Configuring of the system interface consists on
Configuration of the timing of the system interfaces of the four channels, see Chapter 4.6.2 and Chapter 4.6.3
Configuration of the multi function ports of the four channels, see Chapter 3.8
Configuration of the multiplex mode of the system multiplexer/demultiplexer, see Chapter 4.6.1.
The interfaces of every of the channels to the receive system highway is realized by two data buses, one for the
data RDO and one for the signaling data RSIG. The interfaces of every of the channels to the transmit system
highway is realized by two data buses, one for the data XDI and one for the signaling data XSIG. The receive
highway is clocked on pin SCLKR, while the interface to the transmit system highway is independently clocked
either on pin SCLKX or on the clock of the receive highway. The frequency of these working clocks - so called as
“internal receive clock” and “internal transmit clock” - and the data rate of 2.048/4.096/8.192/16.384 Mbit/s for the
receive and transmit system interface is programmable by SIC1.SSC(1:0), and SIC1.SSD1, FMR1.SSD0. If the
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| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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