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參數(shù)資料
| 型號： | PEF22554HT |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封裝： | GREEN, PLASTIC, LBGA-160 |
| 文件頁數(shù)： | 671/700頁 |
| 文件大小： | 25742K |
| 代理商： | PEF22554HT |
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QuadFALC
TM
PEF 22554 E
Pin Descriptions
Data Sheet
72
Rev. 1.2, 2006-01-26
F3
SCLKR2
I/O
PU
System Clock Receive, port 2
Working clock for the receive system interface with a
frequency of 16.384/8.192/4.096/2.048 MHz in E1 mode and
16.384/8.192/4.096/2.048 MHz (SIC2.SSC2 = 0
B) or
12.352/6.176/3.088/1.544 MHz (SIC2.SSC2 = 1
B) in T1/J1
mode. If the receive elastic store is bypassed, the clock
supplied on this pin is ignored, because RCLK is used to
clock the receive system interface.
If SCLKR2 is configured to be an output, the internal working
clock of the receive system interface sourced by DCO-R or
RCLK is output.
K1
RDO3
O
–
Receive Data Out, port 3
Received data that is sent to the system highway. Clocking
of data is done with the rising or falling edge (SIC3.RESR) of
SCLKR3, if the receive elastic store is bypassed. The delay
between the beginning of time slot 0 and the initial edge of
SCLKR3 (after SYPR goes active) is determined by the
values of registers RC1 and RC0.
If received data is shifted out with higher (more than
2.048/1.544 Mbit/s) data rates, the active channel phase is
defined by bits SIC2.SICS(2:0). During inactive channel
phases RDO3 is cleared (driven to low level, not tristate).
J4
SCLKR3
I/O
PU
System Clock Receive, port 3
Working clock for the receive system interface with a
frequency of 16.384/8.192/4.096/2.048 MHz in E1 mode and
16.384/8.192/4.096/2.048 MHz (SIC2.SSC2 = 0
B) or
12.352/6.176/3.088/1.544 MHz (SIC2.SSC2 = 1
B) in T1/J1
mode. If the receive elastic store is bypassed, the clock
supplied on this pin is ignored, because RCLK is used to
clock the receive system interface.
If SCLKR3 is configured to be an output, the internal working
clock of the receive system interface sourced by DCO-R or
RCLK is output.
K4
RDO4
O
–
Receive Data Out, port 4
Received data that is sent to the system highway. Clocking
of data is done with the rising or falling edge (SIC3.RESR) of
SCLKR4, if the receive elastic store is bypassed. The delay
between the beginning of time slot 0 and the initial edge of
SCLKR4 (after SYPR goes active) is determined by the
values of registers RC1 and RC0.
If received data is shifted out with higher (more than
2.048/1.544 Mbit/s) data rates, the active channel phase is
defined by bits SIC2.SICS(2:0). During inactive channel
phases RDO4 is cleared (driven to low level, not tristate).
Table 2
I/O Signals for P/PG-LBGA-160-1 (cont’d)
Ball No. Name
Pin Type
Buffer
Type
Function
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22554HT V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HTV2.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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