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參數(shù)資料
| 型號： | PEF22554HT |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封裝： | GREEN, PLASTIC, LBGA-160 |
| 文件頁數(shù)： | 393/700頁 |
| 文件大?。?/td> | 25742K |
| 代理商： | PEF22554HT |
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QuadFALCTM
PEF 22554 E
T1/J1 Registers
Data Sheet
452
Rev. 1.2, 2006-01-26
Common Configuration Register 2
Unused bits have to be cleared.
CCR2_T
Offset
Reset Value
Common Configuration Register 2
xx0AH
00H
Field
Bits
Type
Description
TSFL
5
rw
Enable Shared Flags in Transmit Direction
In receive direction shared flag is detected automatically
0B
Both, an opening and a closing flag (7EH) are transmitted for each
HDLC frame (normal operation).
1B
The closing flag (7EH) of a previously transmitted frame
simultaneously becomes the opening flag of the following frame if
there is one to be transmitted.
RADD
4
rw
Receive Address Pushed to RFIFO - HDLC Channel 1
If this bit is set, the received HDLC address information (1 or 2 bytes,
depending on the address mode selected by MODE.MDS0) is pushed to
RFIFO. This function is applicable in non-auto mode and transparent
mode 1. RADD must be set, if SS7 mode is selected. See also
RBFE
3
rw
Receive BOM Filter Enable - HDLC Channel 1
Setting this bit the bit oriented message (BOM) receiver only accepts
BOM frames after detecting 7 out of 10 equal BOM pattern. The BOM
pattern is stored in the RFIFO adding a receive status byte marking a
BOM frame (RSIS.HFR) and an interrupt ISR0.RME is generated. The
current state of the BOM receiver is indicated in register SIS.IVB. When
the valid BOM pattern disappears an interrupt ISR0.BIV is generated.
See Chapter 5.3.4.
RCRC
2
rw
Receive CRC on/off - HDLC Channel 1
Only applicable in non-auto mode.
If this bit is set, the received CRC checksum is written to RFIFO (CRC-
ITU-T: 2 bytes). The checksum, consisting of the 2 last bytes in the
received frame, is followed in the RFIFO by the status information byte
(contents of register RSIS). The received CRC checksum is additionally
checked for correctness. If non-auto mode is selected, the limits for “valid
frame” check are modified (refer to RSIS.VFR).
XCRC
1
rw
Transmit CRC on/off - HDLC Channel 1
If this bit is set, the CRC checksum is not generated internally. It has to
be written as the last two bytes in the transmit FIFO (XFIFO). The
transmitted frame is closed automatically with a closing flag.
Note: The QuadFALCTM does not check whether the length of the frame,
i.e., the number of bytes to be transmitted, makes sense or not.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22554HT V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HTV2.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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