參數(shù)資料
型號： PEF22554HT
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PQFP144
封裝： GREEN, PLASTIC, LBGA-160
文件頁數(shù)： 644/700頁
文件大?。?/td> 25742K
代理商： PEF22554HT
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Data Sheet
679
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Operational Description
Features like channel loop-back, idle channel activation, extensions for signaling support, alarm simulation, etc.
are activated later. Transmission of alarms (e.g. AIS, remote alarm) and control of synchronization in connection
with consequent actions to remote end and internal system depend on the activation procedure selected.
Note: Read access to unused register addresses: value should be ignored. Write access to unused register
addresses: should be avoided, or set to 00
H. All control registers (except XFIFO, XS(16:1), CMDR,
CMDR(4:2), DEC) are of type Read/Write.
Specific E1 Register Settings
The following is a suggestion for a basic configuration to meet most of the E1 requirements. Depending on different
applications and requirement any other configuration can be used.
E1 Framer Configuration.
The selection of the following modes during the basic configuration supports the ETSI requirements for E-Bit
Access, remote alarm and synchronization (please refer also to QuadFALC
TM driver code of the evaluation system
Table 169
Configuration Parameters (E1)
Basic Set Up
Master clocking mode
GCM(8:1) according to external MCLK clock frequency
E1 mode select
FMR1.PMOD = 0
B
Clock system configuration
CMR(3:1), GPC1; if GPC6.COMP_DIS = 1
B CMR(6:4)
and GPC(4:2)
Specification of line interface
LIM0, LIM1
Specification of transmit pulse mask
XPM(2:0) or TXP(16:1)
Line interface coding
FMR0.XC(1:0), FMR0.RC(1:0)
Loss-of-signal detection/recovery conditions
PCD, PCR, LIM1, LIM2
System clocking and data rate
SIC1.SSCC(1:0), SIC1.SSD1,FMR1.SSD0
CMR2.IRSP/IRSC/IXSP/IXSC
System interface multiplex mode
GPC1.SMM
Transmit offset counters
XC0.XCO, XC1.XTO
Receive offset counters
RC0.RCO, RC1.RTO
AIS to system interface
FMR2.DAIS/SAIS
Multi Function Port selection
PC(4:1)
Operational Set Up
Select framing
FMR2.RFS(1:0), FMR1.XFS
Framing additions
RC1.ASY4, RC1.SWD
Synchronization mode
FMR1.AFR, FMR2.ALMF
Signaling mode
XSP, XSW, FMR1.ENSA, XSA(8:4), TSWM, MODE,
CCR1, CCR2, RAH(2:1), RAL(2:1)
Table 170
Line Interface Configuration (E1)
FMR0.XC0/
FMR0.RC0/
LIM1.DRS
FMR3.CMI
The QuadFALC
TM supports requirements for the analog line interface as well as the
digital line interface. For the analog line interface the codes AMI and HDB3 are
supported. For the digital line interface modes (dual- or single-rail) the QuadFALC
TM
supports AMI, HDB3, CMI (with and without HDB3 precoding) and NRZ.
PCD = 0A
H
LOS detection after 176 consecutive “zeros” (fulfills G.775).
PCR = 15
H
LOS recovery after 22 “ones” in the PCD interval. (fulfills G.775).
LIM1.RIL(2:0) = 02
H
LOS threshold of 0.6 V (fulfills G.775).
相關(guān)PDF資料
PDF描述
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
PFC04101.8UHKT 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
PEF22554HT V2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HTV2.1 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554H-TV2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HT-V2.1 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1
PEF22554HTV3.1 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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