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參數資料
| 型號： | PEB22554 |
| 廠商： | SIEMENS AG |
| 英文描述： | ICs for Communications |
| 中文描述： | 通信集成電路 |
| 文件頁數： | 325/397頁 |
| 文件大?。?/td> | 1987K |
| 代理商： | PEB22554 |
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Semiconductor Group
325
09.98
PEB 22554
Operational Description T1 / J1
clock on pin SYNC or
- a gapped clock is provided at pin RCLKI and this clock is
inactive or stopped.
1…
The center function of the DCO-R circuitry is disabled. The
generated clock (DCO-R) is frequency frozen in that moment
when no clock is available at pin SYNC or pin RCLKI. The
DCO-R circuitry will starts synchronization as soon as a clock at
pins SYNC or RCLKI appears.
IRSP …
Internal Receive System Frame Sync Pulse
0…
The frame sync pulse for the receive system interface is
sourced by SYPR.
1…
The frame sync pulse for the receive system interface is
internally sourced by the DCO-R circuitry of each channel. This
internally generated frame sync could be output active low on
pin RP(A-D). RPC(2-0) = 001. Programming the receive
time-slot offset is also done in the same way as it is done for the
external SYPR. For correct operation bit IRSC must be set.
SYPR is ignored.
IRSC …
Internal Receive System Clock
Only applicable if bit GPC1.SMM is cleared. If GPC1.SMM is set
SCLKR1 of channel 1 provides the working clock for all four channels.
0…
The working clock for the receive system interface is sourced by
SCLKR of each channel or in receive elastic buffer bypass
mode from the corresponding extracted receive clock RCLK.
1…
The working clock for the receive system interface is sourced
internally by DCO-R or in bypass mode by the extracted receive
clock of each channel. SCLKR is ignored.
IXSP …
Internal Transmit System Frame Sync Pulse
0…
The frame sync pulse for the transmit system interface is
sourced by SYPX.
1…
The frame sync pulse for the transmit system interface is
internally sourced by the DCO-R circuitry of each channel.
Additionally, the external XMFS signal defines the transmit
multiframe begin. XMFS is enabled or disabled via the
multifunction ports. For correct operation bits CMR2.IXSC /
IRSC must be set. SYPX is ignored.
IXSC …
Internal Transmit System Clock
相關PDF資料 |
PDF描述 |
|---|---|
| PEB22554-HT | POT 10K OHM 9MM HORZ PLA BUSHING |
| PEB2255 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PEB2256 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PEB2256E | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PEB2256HT | SPROM PROGRAMMER ZIF SOCKET |
相關代理商/技術參數 |
參數描述 |
|---|---|
| PEB22554-HT | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:ICs for Communications |
| PEB22554HT-V1.1 | 制造商:Siemens 功能描述: |
| PEB22554HTV1.3 | 功能描述:網絡控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEB2255H-V1.1 | 制造商:Siemens 功能描述: |
| PEB2255HV1.3 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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