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參數(shù)資料
| 型號： | PEB22554 |
| 廠商： | SIEMENS AG |
| 英文描述： | ICs for Communications |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 277/397頁 |
| 文件大?。?/td> | 1987K |
| 代理商： | PEB22554 |
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Semiconductor Group
277
09.98
PEB 22554
Operational Description T1 / J1
8.2
The QuadFALC is programmable via a microprocessor interface which enables byte or
word access to all control and status registers.
After RESET the QuadFALC has to be first initialized. General guidelines for initialization
are described in section Initialization.
The status registers are read-only and are continuously updated. Normally, the
processor periodically reads the status registers to analyze the alarm status and
signaling data.
Operational Phase
Reset
The QuadFALC is forced to the reset state if a high signal is input at port RES for a
minimum period of 10
μ
s. During RESET the QuadFALC needs an active clock on pin
MCLK. All output stages are tri-stated, all internal flip-flops are reset and most of the
control registers are initialized with default values.
After Reset bit FMR1.PMOD has to be set high and the device needs up to 20
μ
sec to
settle up to the internal clocking. After FMR1.PMOD has been set the configuration
shown in
table 28
is initialized.
Table 28
Configuration if Initialized after RESET
Register
Initiated
Value
00
H
00
H
00
H
Meaning
FMR0
FMR1
FMR2
NRZ Coding, No alarm simulation.
PCM 24 mode, 2.048 MBit/s system data rate, no AIS
transmission to remote end or system interface, Payload
Loop off, Channel translation mode 0
2.048 MHz system clocking rate, Rec. Buffer 2 Frames,
Transmit Buffer bypass, Data sampled or transmitted on
the falling edge of SCLKR/X, Automatic freeze signaling,
data is active in the first channel phase,
Channel loop back are disabled.
Remote alarm indication towards remote end disabled.
LFA condition: 2 out of 4/5/6 framing bits,
Non-auto-synchronization mode, F12 multiframing,
internal Bit Robbing Access disabled
The transmit clock-slot offset is cleared.
The transmit time-slot Offset is cleared.
SIC1
SIC2,
SIC3
00
H
00
H
00
H
LOOP
FMR4
FMR5
00
H
00
H
00
H
XC0
XC1
00
H
00
相關PDF資料 |
PDF描述 |
|---|---|
| PEB22554-HT | POT 10K OHM 9MM HORZ PLA BUSHING |
| PEB2255 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PEB2256 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PEB2256E | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PEB22554-HT | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:ICs for Communications |
| PEB22554HT-V1.1 | 制造商:Siemens 功能描述: |
| PEB22554HTV1.3 | 功能描述:網絡控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEB2255H-V1.1 | 制造商:Siemens 功能描述: |
| PEB2255HV1.3 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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