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參數(shù)資料
| 型號(hào)： | PEB22554 |
| 廠商： | SIEMENS AG |
| 英文描述： | ICs for Communications |
| 中文描述： | 通信集成電路 |
| 文件頁(yè)數(shù)： | 158/397頁(yè) |
| 文件大?。?/td> | 1987K |
| 代理商： | PEB22554 |
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PEB 22554
Operational Description E1
Semiconductor Group
158
09.98
TS16AIS…
Receive Timeslot 16 Alarm Indication Signal
The detection of the alarm indication signal in timeslot 16 is according
to ITU-T G.775.
This bit is set if the incoming TS16 contains less than 4 zeros in each
of two consecutive TS16 multiframe periods. This bit will be cleared if
two consecutive received CAS multiframe periods contains more than
3 zeros or the multiframe pattern was found in each of them. This bit
will be cleared if TS0 synchronization is lost.
TS16LFA…
Receive Timeslot 16 Loss of Multiframe Alignment
0 ...
The CAS controller is in synchronous state after frame
alignment is accomplished.
1 ...
This bit is set if the framing pattern ‘0000’ in 2 consecutive CAS
multiframes were not found or in all TS16 of the preceding
multiframe all bits were reset. An interrupt ISR3.LMFA16 will be
generated.
XLS…
Transmit Line Short
Significant only if the ternary line interface is selected by
LIM1.DRS=0.
0…
Normal operation. No short is detected.
1…
The XL1 and XL2 are shortend for at least 3 pulses. As a
reaction of the short the pins XL1 and XL2 are automatically
forced into a high impedance state if bit XPM2.DAXLT is reset.
After 128 consecutive pulse periods the outputs XL1/2 are
activated again and the internal transmit current limiter is
checked. If a short between XL1/2 is still further active the
outputs XL1/2 are in high impedance state again. When the
short disappears pins XL1/2 are activated automatically and
this bit will be reset. With any change of this bit an interrupt
ISR1.XLSC will be generated. In case of XPM2.XLT is set this
bit will be frozen.
XLO…
Transmit Line Open
0…
Normal operation
1…
This bit will be set if at least 32 consecutive zeros were sent via
pins XL1/XL2 resp. XDOP/XDON. This bit is reset with the first
transmitted pulse. With the rising edge of this bit an interrupt
ISR1.XLSC will be set. In case of XPM2.XLT is set this bit will
be frozen.
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