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參數(shù)資料
| 型號： | MT47H64M16HR-3IT |
| 元件分類： | DRAM |
| 英文描述： | 64M X 16 DDR DRAM, 0.4 ns, PBGA84 |
| 封裝： | 8 X 12.50 MM, ROHS COMPLIANT, FBGA-84 |
| 文件頁數(shù)： | 21/129頁 |
| 文件大小： | 9252K |
| 代理商： | MT47H64M16HR-3IT |
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Figure 72: WRITE-to-Power-Down or Self Refresh Entry
CK
CK#
Command
DQ
DQS, DQS#
WL = 3
T0
T1
T2
Don’t Care
Transitioning Data
NOP
DO
T3
T4
T5
Valid
T6
Valid
T7
T8
tCKE (MIN)
Address
A10
NOP
WRITE
Valid
Power-down or
self refresh entry1
tWTR
NOP1
DO
CKE
Note: 1. Power-down or self refresh entry may occur after the WRITE burst completes.
Figure 73: WRITE with Auto Precharge-to-Power-Down or Self Refresh Entry
CK
CK#
Command
DQ
DQS, DQS#
WL = 3
T0
T1
T2
Don’t Care
Transitioning Data
NOP
DO
T3
T4
T5
Valid
Ta0
Valid1
NOP
Ta1
Ta2
tCKE (MIN)
Address
A10
NOP
CKE
WRITE
Valid
Power-down or
self refresh entry
WR2
DO
Indicates a break in
time scale
Notes: 1. Internal PRECHARGE occurs at Ta0 when WR has completed; power-down entry may oc-
cur 1 x tCK later at Ta1, prior to tRP being satisfied.
2. WR is programmed through MR9–MR11 and represents (tWR [MIN] ns/tCK) rounded up
to next integer tCK.
1Gb: x4, x8, x16 1.55V DDR2 SDRAM
Power-Down Mode
PDF: 09005aef82b91d01
1GbDDR2_1_55V.PDF Rev. A 5/09 EN
117
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT48H8M16LFB4-8IT:JTR | 8M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54 |
| MT48LC4M32TG-10 | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| MT48V8M16LFB4-8XT | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| MT48LC4M32LFB5-10ES:G | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PBGA90 |
| MT48V4M32TG-8XT | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H64M16HR-3L | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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