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參數資料
| 型號： | MT47H64M16HR-3IT |
| 元件分類： | DRAM |
| 英文描述： | 64M X 16 DDR DRAM, 0.4 ns, PBGA84 |
| 封裝： | 8 X 12.50 MM, ROHS COMPLIANT, FBGA-84 |
| 文件頁數： | 127/129頁 |
| 文件大小： | 9252K |
| 代理商： | MT47H64M16HR-3IT |
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Figure 54: x4, x8 Data Output Timing – tDQSQ, tQH, and Data Valid Window
DQ (last data valid)
DQ4
DQS#
DQS3
DQ (last data valid)
DQ (first data no longer valid)
All DQs and DQS collectively6
Earliest signal transition
Latest signal transition
T2
T2n
T3
T3n
CK
CK#
T1
T2
T3
T4
T2n
T3n
tQH5
tHP1
tQH5
tQHS
tQH5
tHP1
tQH5
tDQSQ2
Data
valid
window
Data
valid
window
Data
valid
window
Data
valid
window
tQHS
Notes: 1. tHP is the lesser of tCL or tCH clock transitions collectively when a bank is active.
2. tDQSQ is derived at each DQS clock edge, is not cumulative over time, begins with DQS
transitions, and ends with the last valid transition of DQ.
3. DQ transitioning after the DQS transition defines the tDQSQ window. DQS transitions at
T2 and at T2n are “early DQS,” at T3 are “nominal DQS,” and at T3n are “l(fā)ate DQS.”
4. DQ0, DQ1, DQ2, DQ3 for x4 or DQ0–DQ7 for x8.
5. tQH is derived from tHP: tQH = tHP - tQHS.
6. The data valid window is derived for each DQS transition and is defined as tQH - tDQSQ.
1Gb: x4, x8, x16 1.55V DDR2 SDRAM
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PDF: 09005aef82b91d01
1GbDDR2_1_55V.PDF Rev. A 5/09 EN
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相關PDF資料 |
PDF描述 |
|---|---|
| MT48H8M16LFB4-8IT:JTR | 8M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54 |
| MT48LC4M32TG-10 | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| MT48V8M16LFB4-8XT | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| MT48LC4M32LFB5-10ES:G | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PBGA90 |
| MT48V4M32TG-8XT | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MT47H64M16HR-3L | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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