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參數(shù)資料
| 型號： | MT46V128M4FN-75E:C |
| 元件分類： | DRAM |
| 英文描述： | 128M X 4 DDR DRAM, 0.75 ns, PBGA60 |
| 封裝： | 10 X 12.50 MM, FBGA-60 |
| 文件頁數(shù)： | 91/94頁 |
| 文件大?。?/td> | 4179K |
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512MBDDRx4x8x16_2.fm - Rev. J 1/06 EN
91
2000–2005 Micron Technology, Inc. All rights reserved.
512Mb: x4, x8, x16 DDR SDRAM
Timing Diagrams
Figure 52:
Bank Write - With Auto Precharge
Notes: 1. DIn = data-out from column n; subsequent elements are provided in the programmed
order.
2. BL = 4 in the case shown.
3. Enable auto precharge.
4. ACT = ACTIVE, RA = Row Address, BA = Bank Address.
5. NOP commands are shown for ease of illustration; other commands may be valid at these
times.
6. See Figure 43 on page 81 for detailed DQ timing.
CK
CK#
CKE
A10
BA0, BA1
tCK
tCH
tCL
tIS
tIH
tIS
tIH
tIS
tIH
RA
tRCD
tRAS
tRP
tWR
T0
T1
T2
T3
T4
T5
T5n
T6
T7
T8
T4n
NOP5
COMMAND4
3
ACT
RA
Col n
WRITE2
NOP5
Bank x
NOP5
Bank x
NOP5
tDQSL tDQSH tWPST
DQ1
DQS
DM
DI
b
tDS
tDH
tDQSS (NOM)
DON’T CARE
TRANSITIONING DATA
tWPRES tWPRE
x8: A12
x16: A11, A12
x4: A0–A9, A11, A12
x8: A0–A9, A11
x16: A0–A9
相關PDF資料 |
PDF描述 |
|---|---|
| MT46V128M4P-75L:C | 128M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| MT46V128M4P-75ZLIT:C | 128M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| MT46V64M4TG-75E | 64M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| MT46V64M4FG-75Z | 64M X 4 DDR DRAM, 0.75 ns, PBGA60 |
| MT47H128M8HQ-3AT | 128M X 8 DDR DRAM, 0.4 ns, PBGA60 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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