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參數(shù)資料
| 型號： | MT46HC32M16LFCX-75:B |
| 元件分類： | DRAM |
| 英文描述： | 32M X 16 DDR DRAM, 7.5 ns, PBGA90 |
| 封裝： | 9 X 13 MM, GREEN, PLASTIC, VFBGA-90 |
| 文件頁數(shù)： | 77/98頁 |
| 文件大小： | 3258K |
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Figure 41: WRITE-to-READ – Odd Number of Data, Interrupting
tDQSS (NOM)
CK
CK#
Command1
WRITE2
NOP
Address
Bank a,
Col b
Bank a,
Col b
READ
T0
T1
T2
T3
T2n
T4
T5
T5n
T1n
T6
T6n
tWTR3
CL = 3
DQ5
DQS4
DM
tDQSS (MIN)
CL = 3
DQ5
DQS4
DM
tDQSS (MAX)
CL = 3
DQ5
DQS4
DM
Don’t Care
Transitioning Data
tDQSS
DIN
DOUT
DIN
Notes: 1. An interrupted burst of 4 is shown; 1 data element is written, 3 are masked.
2. A10 is LOW with the WRITE command (auto precharge is disabled).
3. tWTR is referenced from the first positive CK edge after the last data-in pair.
4. DQS is required at T2 and T2n (nominal case) to register DM.
5. DINb = data-in for column b; DOUTn = data-out for column n.
512Mb: x16, x32 Mobile LPDDR SDRAM
WRITE Operation
PDF: 09005aef82d5d305
512mb_ddr_mobile_sdram_t47m.pdf – Rev. I 12/09 EN
79
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT46HC32M16LGCM-54IT:B | 32M X 16 DDR DRAM, 5.4 ns, PBGA90 |
| MT47H32M16BT-37VL:A | 32M X 16 DDR DRAM, 0.5 ns, PBGA92 |
| MT47H64M16HQ-3IT:G | 64M X 16 DDR DRAM, 0.4 ns, PBGA60 |
| MT47H64M8CF-5EAT:F | DDR DRAM, PBGA60 |
| MT48H16M16LFBF-10IT | 16M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT46V128M4 | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DOUBLE DATA RATE DDR SDRAM |
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