參數(shù)資料
型號(hào)： M68060
廠(chǎng)商： Motorola, Inc.
英文描述： M68060 User Manual
中文描述： M68060用戶(hù)手冊(cè)
文件頁(yè)數(shù)： 53/416頁(yè)
文件大?。?/td> 1451K
代理商： M68060
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Signal Description
MOTOROLA
M68060 USER’S MANUAL
2-7
then the MC68060 invokes default transparent translation. The cache mode, user page
attributes, and other TTR fields for the default translation are defined by the contents of the
TCR. For more information about the UPAx signals, refer to
ment Unit
.
Section 4 Memory Manage-
2.3.5 Read/Write (R/W)
This three-state output signal defines the data transfer direction for the current bus cycle. A
high (logic one) level indicates a read cycle, and a low (logic zero) level indicates a write
cycle. This signal is placed in a high-impedance state when the MC68060 is not the bus
master.
2.3.6 Transfer Size (SIZ1, SIZ0)
These three-state output signals indicate the data size for the bus cycle. These signals are
placed in a high-impedance state when the MC68060 is not the bus master. Table 2-5
shows the definitions of the SIZx encoding.
2.3.7 Bus Lock (LOCK)
This three-state output indicates that the current bus cycle is part of a sequence of locked
bus cycles. An external arbiter can use LOCK with its control of an alternate bus master’s
BG to prevent an alternate bus master from gaining control of the bus and accessing the
same operand between processor accesses for the locked sequence of transfers. Although
LOCK indicates that the processor requests that the bus be locked, the processor will relin-
quish the bus if the external arbiter negates BG and asserts BGR.
When the MC68060 is not the bus master, the LOCK signal is set to a high-impedance state.
If the MC68060 relinquishes the bus while LOCK is asserted, LOCK will be negated for one
full clock-enabled clock cycle and then three-stated one clock-enabled clock cycle after the
address bus is idled. If LOCK was already negated in the clock cycle in which the MC68060
relinquishes the bus, it will be three-stated in the same clock cycle the address bus is idled.
Refer to
Section 7 Bus Operation
for information on locked transfers.
2.3.8 Bus Lock End (LOCKE)
This three-state output indicates that the current bus cycle is the last in a sequence of locked
bus cycles (except in the case in which a retry termination is indicated on the last write of a
read-modify-write sequence).
When the MC68060 is not the bus master, the LOCKE signal is set to a high-impedance
state. If the MC68060 relinquishes the bus while LOCKE is asserted, LOCKE will be negated
Table 2-5. SIZx Encoding
SIZ1
0
0
1
1
SIZ0
0
1
0
1
Transfer Size
Long Word (4 Bytes)
Byte
Word (2 Bytes)
Line (16 Bytes)
相關(guān)PDF資料
PDF描述
M68302FADS MC68302 Family Application Development System
M68751R 430-450MHz, 12.5V, 27W FM MOBILE RADIO
M68757H SILICON MOS FET POWER AMPLIFIER, 896-941MHz, 3W FM PORTABLE RADIO
M68757L SILICON MOS FET POWER AMPLIFIER, 806-870MHz, 3W, FM PORTABLE RADIO
M68761 SILICON MOS FET POWER AMPLIFIER, 820-851MHz, 6W, FM MOBILE RADIO
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
M68060UM/AD 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:Superscalar 32-Bit Microprocessors
M6816 制造商:Tamura Corporation of America 功能描述:
M682-12-GY 制造商:JAMECO VALUEPRO 功能描述:POWER CORD,6 FEET,AWG 18/3,SJT,GRAY,PIGTAIL STRIPPED&TINNED
M682-12-R 制造商:JAMECO VALUEPRO 功能描述:POWER CORD,6 FEET,AWG 18/3,SJT,BLACK,PIGTAIL,UL/CSA,105degC
M68302ADI-PC 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:MC68302 Family Application Development System
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