參數(shù)資料
型號(hào)： M68060
廠商： Motorola, Inc.
英文描述： M68060 User Manual
中文描述： M68060用戶手冊(cè)
文件頁(yè)數(shù)： 244/416頁(yè)
文件大?。?/td> 1451K
代理商： M68060
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Exception Processing
8-12
M68060 USER’S MANUAL
MOTOROLA
When the MC68060 executes one of the breakpoint instructions, it performs a breakpoint
acknowledge cycle (read cycle) with an acknowledge transfer type (TT=$3) and transfer
modifier value of $0. Refer to
Section 7 Bus Operation
acknowledge cycle. After external hardware terminates the bus cycle with either TA or TEA,
the processor performs illegal instruction exception processing. Refer to
Instruction and Unimplemented Instruction Exceptions
exception processing.
for a description of the breakpoint
8.2.4 Illegal
for details on illegal instruction
8.2.9 Interrupt Exception
When a peripheral device requires the services of the MC68060 or is ready to send informa-
tion that the processor requires, it can signal the processor to take an interrupt exception
using the IPLx signals. The three signals encode a value of 0–7 (IPL0 is the least significant
bit). High levels on all three signals correspond to no interrupt requested (level 0). Values
1–7 specify one of seven levels of interrupts, with level 7 having the highest priority. Table
8-2 lists the interrupt levels, the states of IPLx that define each level, and the SR interrupt
mask value that allows an interrupt at each level.
When an interrupt request has a priority higher than the value in the interrupt priority mask
of the SR (bits 10–8), the processor makes the request a pending interrupt. Priority level 7,
the nonmaskable interrupt, is a special case. Level 7 interrupts cannot be masked by the
interrupt priority mask, and they are transition sensitive. The processor recognizes an
interrupt request each time the external interrupt request level changes from some lower
level to level 7, regardless of the value in the mask. Figure 8-3 shows two examples of
interrupt recognitions, one for level 6 and one for level 7. When the MC68060 processes a
level 6 interrupt, the SR mask is automatically updated with a value of 6 before entering the
handler routine so that subsequent level 6 interrupts and lower level interrupts are masked.
Provided no instruction that lowers the mask value is executed, the external request can be
lowered to level 3 and then raised back to level 6 and a second level 6 interrupt is not
processed. However, if the MC68060 is handling a level 7 interrupt (SR mask set to level 7)
and the external request is lowered to level 3 and than raised back to level 7, a second level
7 interrupt is processed. The second level 7 interrupt is processed because the level 7
interrupt is transition sensitive. A level comparison also generates a level 7 interrupt if the
request level and mask level are at 7 and the priority mask is then set to a lower level (as
Table 8-2. Interrupt Levels and Mask Values
Requested
Interrupt Level
0
1
2
3
4
5
6
7
Control Line Status
IPL2
IPL1
Negated Negated Negated
Negated Negated Asserted
Negated Asserted Negated
Negated Asserted Asserted
Asserted Negated Negated
Asserted Negated Asserted
Asserted Asserted Negated
Asserted Asserted Asserted
Interrupt Mask Level Required
for Recognition
No Interrupt Requested
0
0–1
0–2
0–3
0–4
0–5
0–7
IPL0
相關(guān)PDF資料
PDF描述
M68302FADS MC68302 Family Application Development System
M68751R 430-450MHz, 12.5V, 27W FM MOBILE RADIO
M68757H SILICON MOS FET POWER AMPLIFIER, 896-941MHz, 3W FM PORTABLE RADIO
M68757L SILICON MOS FET POWER AMPLIFIER, 806-870MHz, 3W, FM PORTABLE RADIO
M68761 SILICON MOS FET POWER AMPLIFIER, 820-851MHz, 6W, FM MOBILE RADIO
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
M68060UM/AD 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Superscalar 32-Bit Microprocessors
M6816 制造商:Tamura Corporation of America 功能描述:
M682-12-GY 制造商:JAMECO VALUEPRO 功能描述:POWER CORD,6 FEET,AWG 18/3,SJT,GRAY,PIGTAIL STRIPPED&TINNED
M682-12-R 制造商:JAMECO VALUEPRO 功能描述:POWER CORD,6 FEET,AWG 18/3,SJT,BLACK,PIGTAIL,UL/CSA,105degC
M68302ADI-PC 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MC68302 Family Application Development System
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