參數資料
型號： M68060
廠商： Motorola, Inc.
英文描述： M68060 User Manual
中文描述： M68060用戶手冊
文件頁數： 229/416頁
文件大?。?/td> 1451K
代理商： M68060
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Bus Operation
7-74
M68060 USER’S MANUAL
MOTOROLA
7.14 SPECIAL MODES OF OPERATION
The MC68060 supports the following three operation modes, which are selectively enabled
during processor reset and remain in effect until the next processor reset. Refer to
7.13
Reset Operation
for reset timing information. Table 7-10 summarizes the three special
modes and associates them with the appropriate IPLx signal.
7.14.1 Acknowledge Termination Ignore State Capability
The MC68060 provides acknowledge termination ignore state capability to make high-fre-
quency system design easier. This feature defines BCLK edges during which the acknowl-
edge termination signals (TA, TEA, and TRA) are ignored. This feature is enabled if IPL0 is
asserted during reset.
During reset, 16 bits of information (from D15–D0) are registered into the MC68060. These
16 bits define four values of four bits each. Two of the four values are used for read bus
cycles; the other two values are used for write bus cycles. For the read bus cycle, the first
value is the primary ignore state count value. The primary ignore state count value is used
during the first long-word transfer of a line transfer cycle, or the only data transfer for byte,
word, or long-word bus cycles. The second value is the secondary ignore state count value.
The secondary ignore state count value is used during the next three long words for line
transfer cycles, after the first long word has been transferred. Similarly, the two values of the
write bus cycle are defined as a primary ignore state count value and a secondary ignore
state count value, respectively. Figure 7-50 shows the assignment of the four data nibbles
at reset.
At the beginning of a bus cycle, the appropriate primary ignore state count value is loaded
into an internal counter. The counter decrements every BCLK rising edge. As long as the
counter has a non-zero count value, the MC68060 ignores the acknowledge termination sig-
nals. Once the counter reaches zero, the MC68060 asserts SAS for one BCLK period and
begins to sample the acknowledge termination signals and acts accordingly. For byte, word,
or long-word transfers, the bus cycle ends when a valid termination is detected. For line
transfer cycles after the first long-word transfer, the secondary ignore state count value is
Table 7-10. Special Mode vs. IPLx Signals
Signal
Value During
Reset Time
Asserted
Negated
Asserted
Negated
Asserted
Negated
Action
IPL2
Extra Data Write Hold Mode Enabled
Extra Data Write Hold Mode Disabled
Native-MC68060 Acknowledge Termination Protocol
MC68040 Acknowledge Termination Protocol
Acknowledge Termination Ignore State Capability Enabled
Acknowledge Termination Ignore State Capability Disabled
IPL1
IPL0
Figure 7-50. Data Bus Usage During Reset
15
12 11
3
8
7
4
0
READ PRIMARY
IGNORE STATE COUNT
READ SECONDARY
IGNORE STATE COUNT
WRITE PRIMARY
IGNORE STATE COUNT
WRITE SECONDARY
IGNORE STATE COUNT
相關PDF資料
PDF描述
M68302FADS MC68302 Family Application Development System
M68751R 430-450MHz, 12.5V, 27W FM MOBILE RADIO
M68757H SILICON MOS FET POWER AMPLIFIER, 896-941MHz, 3W FM PORTABLE RADIO
M68757L SILICON MOS FET POWER AMPLIFIER, 806-870MHz, 3W, FM PORTABLE RADIO
M68761 SILICON MOS FET POWER AMPLIFIER, 820-851MHz, 6W, FM MOBILE RADIO
相關代理商/技術參數
參數描述
M68060UM/AD 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Superscalar 32-Bit Microprocessors
M6816 制造商:Tamura Corporation of America 功能描述:
M682-12-GY 制造商:JAMECO VALUEPRO 功能描述:POWER CORD,6 FEET,AWG 18/3,SJT,GRAY,PIGTAIL STRIPPED&TINNED
M682-12-R 制造商:JAMECO VALUEPRO 功能描述:POWER CORD,6 FEET,AWG 18/3,SJT,BLACK,PIGTAIL,UL/CSA,105degC
M68302ADI-PC 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MC68302 Family Application Development System
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