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參數(shù)資料
| 型號： | IS42S16100 |
| 廠商： | Integrated Silicon Solution, Inc. |
| 英文描述： | 512K Words x 16 Bits x 2 Banks (16-MBIT)Synchronous DRAM(512K x 16 x 2組同步動(dòng)態(tài)RAM) |
| 中文描述： | 為512k字× 16位× 2銀行（16兆），同步DRAM（為512k × 16 × 2組同步動(dòng)態(tài)RAM）的 |
| 文件頁數(shù)： | 8/79頁 |
| 文件大?。?/td> | 656K |
| 代理商： | IS42S16100 |
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IS42S16100
ISSI
8
Integrated Silicon Solution, Inc.
—
1-800-379-4774
Rev. A
09/29/00
OPERATING FREQUENCY / LATENCY RELATIONSHIPS
SYMBOL
PARAMETER
-6
-7
-8.
-10.
UNITS
—
—
t
CAC
t
RCD
t
RAC
t
RC
t
RAS
t
RP
t
RRD
t
CCD
Clock Cycle Time
Operating Frequency
CAS
Latency
Active Command To Read/Write Command Delay Time
RAS
Latency (t
RCD
+ t
CAC
)
Command Period (REF to REF / ACT to ACT)
Command Period (ACT to PRE)
Command Period (PRE to ACT)
Command Period (ACT[0] to ACT [1])
Column Command Delay Time
(READ, READA, WRIT, WRITA)
Input Data To Precharge Command Delay Time
Input Data To Active/Refresh Command Delay Time
(During Auto-Precharge)
Burst Stop Command To Output in HIGH-Z Delay Time
(Read)
Burst Stop Command To Input in Invalid Delay Time
(Write)
Precharge Command To Output in HIGH-Z Delay Time
(Read)
Precharge Command To Input in Invalid Delay Time
(Write)
Last Output To Auto-Precharge Start Time (Read)
DQM To Output Delay Time (Read)
DQM To Input Delay Time (Write)
Mode Register Set To Command Delay Time
6
7
8
10
100
3
3
6
9
6
3
3
1
ns
MHz
cycle
cycle
cycle
cycle
cycle
cycle
cycle
cycle
166
3
3
6
9
6
3
3
1
143
3
3
6
9
6
3
3
1
125
3
3
6
9
6
3
3
1
t
DPL
t
DAL
1
4
1
4
1
4
1
4
cycle
cycle
t
RBD
3
3
3
3
cycle
t
WBD
0
0
0
0
cycle
t
RQL
3
3
3
3
cycle
t
WDL
0
0
0
0
cycle
t
PQL
t
QMD
t
DMD
t
MCD
–
2
2
0
2
–
1
2
0
2
–
2
2
0
2
–
1
2
0
2
cycle
cycle
cycle
cycle
AC TEST CONDITIONS
(Input/Output Reference Level: 1.4V)
I/O
50
+1.4V
50 pF
Input
Output Load
2.0V
1.4V
0.8V
CLK
INPUT
OUTPUT
t
CHI
t
CH
t
AC
t
OH
t
CS
t
CK
t
CL
2.0V
1.4V
1.4V
1.4V
0.8V
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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