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參數(shù)資料
型號(hào)： EVAL-ADUC7121QSPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 4/96頁(yè)
文件大?。?/td> 0K
描述： BOARD EVALUATION FOR ADUC7121
設(shè)計(jì)資源： ADUC7121 Gerber Files
ADUC7121 Schematic
標(biāo)準(zhǔn)包裝： 1
系列： MicroConverter® ADuC7xxx
類(lèi)型： MCU
適用于相關(guān)產(chǎn)品： ADUC7121
所含物品： 板，CD
ADuC7121
Data Sheet
Rev. B | Page 12 of 96
Table 5. SPI Master Mode Timing (Phase Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
tSL
SPICLK low pulse width
(SPIDIV + 1) × tUCLK
ns
tSH
SPICLK high pulse width
(SPIDIV + 1) × tUCLK
ns
tDAV
Data output valid after SPICLK edge
25
ns
tDOSU
Data output setup before SPICLK edge
75
ns
tDSU
Data input setup time before SPICLK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SPICLK edge
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SPICLK rise time
5
12.5
ns
tSF
SPICLK fall time
5
12.5
ns
1
tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider.
Figure 4. SPI Master Mode Timing (Phase Mode = 0)
SPICLK
(POLARITY = 0)
SPICLK
(POLARITY = 1)
tSH
tSL
tSR
tSF
MOSI
MSB
BIT 6 TO BIT 1
LSB
MISO
MSB IN
BIT 6 TO BIT 1
LSB IN
tDR
tDF
tDAV
tDOSU
tDSU
tDHD
09492-
004
相關(guān)PDF資料
PDF描述
EVAL-ADUC7126QSPZ BOARD EVALUATION FOR ADUC7126
REC5-243.3SRWZ/H4/A CONV DC/DC 5W 9-36VIN 3.3VOUT
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