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參數(shù)資料
| 型號： | EP7211 |
| 廠商： | Cirrus Logic, Inc. |
| 英文描述： | HIGH-PERFORMANCE ULTRA-LOW-POWER SYSTEM-ON-CHIP WITH LCD CONTROLLER |
| 中文描述： | 高性能超低功耗系統(tǒng)與LCD控制器芯片 |
| 文件頁數(shù)： | 83/166頁 |
| 文件大?。?/td> | 2623K |
| 代理商： | EP7211 |
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EP7211
High-Performance Ultra-Low-Power System-on-Chip with LCD Controller
83
Register Descriptions
DS352PP3
JUL 2001
All internal registers in the EP7211 are reset (cleared to zero) by a system reset (i.e.,
NPOR
,
NRESET
, or
NPWRFL
signals becoming active), except for the DRAM refresh period register
(DRFPR), and the realtime clock data register (RTCDR) and match register (RTCMR), which are
only reset by
NPOR
becoming active. This ensures that the DRAM contents and system time
preserved through a user reset or power fail condition.
Table 5-2. Internal I/O Memory Locations (EP7211 Only)
Address
Name
Default
RD/WR
Size
Comments
0x8000.2000
MCCR
—
RW
32
MCP Control Register
0x8000.2040
MCDR0
0
RW
32
MCP Data Register0
0x8000.2080
MCDR1
0
RW
32
MCP Data Register1
0x8000.20C0
MCDR2
0
RW
32
MCP Data Register2
0x8000.2100
MCSR
—
RD
32
MCP Status Register
0x8000.2200
SYSCON3
0
RW
8
System control register 3
0x8000.2240
INTSR3
0
RD
8
Interrupt status register 3
0x8000.2280
INTMR3
0
RW
8
Interrupt mask register 3
0x8000.22C0
Ledflsh
0
RW
7
LED Flash control Register
0x8000.2300
–
0xBFFF.FFFF
Reserved
This area contains test registers used during
manufacturing test. Writes to this area should
never be attempted during normal operation as
this may cause unexpected behavior. Reads will
be undefined.
Table 5-3. Port Byte Addresses in Big Endian Mode
Address
Name
Default
RD/WR
Size
Comments
0x8000.0003
PADR
0
RW
8
Port A data register
0x8000.0002
PBDR
0
RW
8
Port B data register
0x8000.0001
—
—
8
Reserved
0x8000.0000
PDDR
0
RW
8
Port D data register
0x8000.0043
PADDR
0
RW
8
Port A data direction register
0x8000.0042
PBDDR
0
RW
8
Port B data direction register
0x8000.0041
—
—
8
Reserved
0x8000.0040
PDDDR
0
RW
8
Port D data direction register
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