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參數(shù)資料
| 型號(hào)： | E-1110 |
| 英文描述： | E-1110 10/100/1000 Mbits/s Ethernet MAC preliminary technical manual 4/01 |
| 中文描述： | 電子1110 10/100/1000 Mbits /秒以太網(wǎng)MAC初步的技術(shù)手冊(cè)4 / 01 |
| 文件頁數(shù)： | 62/108頁 |
| 文件大?。?/td> | 577K |
| 代理商： | E-1110 |
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Clock and Reset Signals
3-19
HOST_HWD[10:0]
Host Write Data for E-110
Input
The HOST_HWD[10:0] signals contain the value of the
random number that the E-1110 loads into the MAC’s
Linear Feedback Shift Register (LFSR) to generate the
random number sequence used in collision backoff
timing.
HOST_LRNG
Load Random Number Generator
Input
The Host asserts the HOST_LRNG signal to indicate that
the HOST_HWD[10:0] signals are valid. This signal is
synchronous to the 125 MHz transmit clock.
The HOST_HWD[10:0] and HOST_LRNG signals are
valid for 10/100 mode only and are don’t care for Gigabit
mode.
DA_MATCH
Destination Address Match
Output
DA_MATCH is asserted along with the
MACRX_STATUS[41:0] signals to indicate that the
currently received frame is a MAC control frame with a
unicast destination address match. The state of this pin
is updated every time MACRX_STATUS[41:0] changes.
3.5 Clock and Reset Signals
This section describes the clock and reset signals used in the E-1110
core. Signal direction is from the perspective of the E-1110 core.
CLK125
Gigabit Transmit/Host Interface Clock Ref
Input
CLK125 is the transmit clock reference input signal. Its
runs at 125 MHz with a 50% duty cycle and a frequency
of
±100 ppm. The MAC and host interface logic is driven
from the CLK125 clock input.
HARDRESET Hardware Reset
Input
This is an asynchronous reset signal to the entire MAC
and associated logic.
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