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參數(shù)資料
| 型號(hào)： | E-1110 |
| 英文描述： | E-1110 10/100/1000 Mbits/s Ethernet MAC preliminary technical manual 4/01 |
| 中文描述： | 電子1110 10/100/1000 Mbits /秒以太網(wǎng)MAC初步的技術(shù)手冊(cè)4 / 01 |
| 文件頁(yè)數(shù)： | 104/108頁(yè) |
| 文件大小： | 577K |
| 代理商： | E-1110 |
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E-1110 Core Pin Summary
5-5
PAUSE_TIME[15:0]
Pause Time in multiples of 512-bit times
Input
–
Clk125
MAC_ADDRESS[47:0]
MAC Port Destination Address
Input
–
Clk125
PREAMBLE_LENGTH[3:0]
Gigabit MAC Preamble Length excluding
the SFD.
Input
–
Clk125
VLAN Signals
VLAN_EN
VLAN packets reception Enable
Input
High
Clk125
VLAN_PKT
VLAN Packet Detected on Receive MAC
Output
High
Clk125
VLAN_RPVID[11:0]
Extracted VLAN Received packet ID
Output
–
Clk125
VLAN_PRIORITY[2:0]
Extracted VLAN packet priority
Output
–
Clk125
VLAN_CFI
Extracted VLAN packet CFI bit
Output
High
Clk125
Status and Conguration Signals
MACTX_STATUS[40:0]
MAC Transmit Status Vector
Output
–
Clk125
TX_STATUS_ACTIVE
Transmit Status Vector Updated
Output
High
Clk125
MACRX_STATUS[41:0]
MAC Receive Status Vector
Output
–
Clk125
RX_STATUS_ACTIVE
Receive Status Vector Updated
Output
High
Clk125
MAC_SPEED_MODE
MAC Speed Mode conguration.
Input
–
Clk125
MAC_PHY_MODE
MAC PHY Mode Selection
Input
–
Clk125
DA_MATCH
MAC Control Frame Destination Address
Match for reserved multicast address or
input unicast MAC address.
Output
High
Clk125
HOST_HWD[10:0]
Host Write Data used for E-110 core
random number/delay generation in half
duplex mode.
Input
–
Clk125
HOST_LRNG
Load Random Number Generator
Input
High
Clk125
Clock and Reset Signals
CLK125
125MHz MAC & Host packet interface
clock (also Scan Mode Clock Input)
Input
–
SCAN
Table 5.1
E-1110 Core Pin Summary (Cont.)
Signal Name
Description
Type
Active Clock Domain
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| E0C6SL37Q6 | 4-Bit Microcontroller |
| E0C6S27Q6 | 4-Bit Microcontroller |
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| E0C6S32Q5 | 4-Bit Microcontroller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| E1114-SERIES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Peripheral IC |
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