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參數(shù)資料
| 型號： | DSPE56007FJ66 |
| 英文描述： | DSP|24-BIT|CMOS|QFP|80PIN|PLASTIC |
| 中文描述： | 數(shù)字信號處理器| 24位|的CMOS | QFP封裝| 80腳|塑料 |
| 文件頁數(shù)： | 62/83頁 |
| 文件大?。?/td> | 382K |
| 代理商： | DSPE56007FJ66 |
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2-38
DSP56007/D
MOTOROLA
Specifications
On-Chip Emulation (OnCE
) Timing
248
DR Assertion Width
to recover from WAIT
to recover from WAIT and enter Debug
mode
15
13 T
C
+ 15
12 T
C
– 15
—
ns
ns
249
DR Assertion to DSO (ACK) Valid (Enter Debug
mode) After Asynchronous Recovery from WAIT
State
17 T
C
—
ns
250A
DR Assertion Width to Recover from STOP
2
Stable External Clock, OMR Bit 6 = 0
Stable External Clock, OMR Bit 6 = 1
Stable External Clock, PCTL Bit 17 = 1
15
15
15
65548 T
C
+ T
L
20 T
C
+ T
L
13 T
C
+ T
L
ns
ns
ns
250B
DR Assertion Width to Recover from STOP and
enter Debug mode
2
Stable External Clock, OMR Bit 6 = 0
Stable External Clock, OMR Bit 6 = 1
Stable External Clock, PCTL Bit 17 = 1
65549 T
C
+ T
L
21 T
C
+ T
L
14 T
C
+ T
L
—
—
—
ns
ns
ns
251
DR Assertion to DSO (ACK) Valid (Enter Debug
mode) After Recovery from STOP State
2
Stable External Clock, OMR Bit 6 = 0
Stable External Clock, OMR Bit 6 = 1
Stable External Clock, PCTL Bit 17 = 1
65553 T
C
+ T
L
25 T
C
+ T
L
18 T
C
+ T
L
—
—
—
ns
ns
ns
Note:
1.
2.
Maximum
T
L
Periodically sampled, not 100% tested
Figure 2-23
DSP56007 OnCE Serial Clock Timing
Table 2-17
OnCE Timing (Continued)
No.
Characteristics
50/66/88 MHz
Unit
Min
Max
DSCK
(input)
246
246
231
232
230
AA0277
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DSPE56007FJ88 | DSP|24-BIT|CMOS|QFP|80PIN|PLASTIC |
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參數(shù)描述 |
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