DRAM Page Mode Timing" />
參數(shù)資料
型號： DSPB56362AG120
廠商： Freescale Semiconductor
文件頁數(shù)： 99/152頁
文件大?。?/td> 0K
描述： IC DSP 24BIT AUD 120MHZ 144-LQFP
標準包裝： 60
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機接口，I²C，SAI，SPI
時鐘速率： 120MHz
非易失內(nèi)存： ROM（126 kB）
芯片上RAM： 42kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
External Memory Expansion Port (Port A)
DSP56362 Technical Data, Rev. 4
3-24
Freescale Semiconductor
Table 3-12
DRAM Page Mode Timings, Four Wait States 100 and 120MHz1, 2, 3, 4
No.
Characteristics
Symbol
Expression
100 MHz
120 MHz
Unit
Min
Max
Min
Max
131
Page mode cycle time for two consecutive accesses
of the same direction
Page mode cycle time for mixed (read and write)
accesses.
tPC
5
× T
C
4.5
× TC
50.0
45.0
—
41.7
37.5
ns
132
CAS assertion to data valid (read)
tCAC
100 MHz:
2.75
× T
C 7.0
—
20.5
—
15.9
ns
133
Column address valid to data valid (read)
tAA
100 MHz:
3.75
× T
C 7.0
—
30.5
—
24.2
ns
134
CAS deassertion to data not valid (read hold time)
tOFF
0.0
—
0.0
—
ns
135
Last CAS assertion to RAS deassertion
tRSH
3.5
× T
C 4.0
31.0
—
25.2
—
ns
136
Previous CAS deassertion to RAS deassertion
tRHCP
6
× T
C 4.0
56.0
—
46.0
—
ns
137
CAS assertion pulse width
tCAS
2.5
× T
C 4.0
21.0
—
16.8
—
ns
138
Last CAS deassertion to RAS assertion5
BRW[1:0] = 00
BRW[1:0] = 01
BRW[1:0] = 10
BRW[1:0] = 11
tCRP
2.75
× T
C 6.0
4.25
× T
C 6.0
5.25
× T
C 6.0
7.25
× T
C 6.0
—
46.5
66.5
—
37.7
54.4
—
ns
139
CAS deassertion pulse width
tCP
2
× T
C 4.0
16.0
—
12.7
—
ns
140
Column address valid to CAS assertion
tASC
TC 4.0
6.0
—
4.3
—
ns
141
CAS assertion to column address not valid
tCAH
3.5
× T
C 4.0
31.0
—
25.2
—
ns
142
Last column address valid to RAS deassertion
tRAL
5
× T
C 4.0
46.0
—
37.7
—
ns
143
WR deassertion to CAS assertion
tRCS
100 MHz:
1.25
× T
C 4.0
8.5
—
6.4
—
ns
144
CAS deassertion to WR assertion
tRCH
100 MHz:
1.25
× T
C 4.0
8.5
—
6.4
—
ns
145
CAS assertion to WR deassertion
tWCH
3.25
× T
C 4.2
28.3
—
22.9
—
ns
146
WR assertion pulse width
tWP
4.5
× T
C 4.5
40.5
—
33.0
—
ns
147
Last WR assertion to RAS deassertion
tRWL
4.75
× T
C 4.3
43.2
—
35.3
—
ns
148
WR assertion to CAS deassertion
tCWL
3.75
× T
C 4.3
33.2
—
26.9
—
ns
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