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參數(shù)資料
| 型號： | DSPB56362AG120 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 13/152頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT AUD 120MHZ 144-LQFP |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | DSP56K/Symphony |
| 類型： | 音頻處理器 |
| 接口： | 主機(jī)接口，I²C，SAI，SPI |
| 時(shí)鐘速率： | 120MHz |
| 非易失內(nèi)存： | ROM（126 kB） |
| 芯片上RAM： | 42kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-LQFP |
| 供應(yīng)商設(shè)備封裝： | 144-LQFP（20x20） |
| 包裝： | 托盤 |
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External Memory Expansion Port (Port A)
DSP56362 Technical Data, Rev. 4
Freescale Semiconductor
2-5
2.5
External Memory Expansion Port (Port A)
When the DSP56362 enters a low-power standby mode (stop or wait), it releases bus mastership and
tri-states the relevant port A signals: A0–A17, D0–D23, AA0/RAS0–AA3/RAS3, RD, WR, BB, CAS.
2.5.1
External Address Bus
2.5.2
External Data Bus
PCAP
Input
PLL Capacitor—PCAP is an input connecting an off-chip capacitor to the PLL
filter. Connect one capacitor terminal to PCAP and the other terminal to VCCP.
If the PLL is not used, PCAP may be tied to VCC, GND, or left floating.
PINIT/NMI
Input
PLL Initial/Non maskable Interrupt—During assertion of RESET, the value of
PINIT/NMI is written into the PLL Enable (PEN) bit of the PLL control register,
determining whether the PLL is enabled or disabled. After RESET deassertion
and during normal instruction processing, the PINIT/NMI Schmitt-trigger input
is a negative-edge-triggered non maskable interrupt (NMI) request internally
synchronized to CLKOUT.
PINIT/NMI cannot tolerate 5 V.
Table 2-5 External Address Bus Signals
Signal Name
Type
State during Reset
Signal Description
A0–A17
Output
Tri-Stated
Address Bus—When the DSP is the bus master, A0–A17 are
active-high outputs that specify the address for external program and
data memory accesses. Otherwise, the signals are tri-stated. To
minimize power dissipation, A0–A17 do not change state when
external memory spaces are not being accessed.
Table 2-6 External Data Bus Signals
Signal Name
Type
State during Reset
Signal Description
D0–D23
Input/Output
Tri-Stated
Data Bus—When the DSP is the bus master, D0–D23 are active-high,
bidirectional input/outputs that provide the bidirectional data bus for
external program and data memory accesses. Otherwise, D0–D23 are
tri-stated.
Table 2-4 Clock and PLL Signals (continued)
Signal Name
Type
State during Reset
Signal Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DSPB56364AF100 | IC DSP 24BIT AUD 100MHZ 100-LQFP |
| DSPB56366AG120 | IC DSP 24BIT AUD 120MHZ 144-LQFP |
| DSPB56367AG150 | IC DSP 24BIT 150MHZ 144-LQFP |
| DSPB56371AF180 | IC DSP 24BIT 180MHZ 80-LQFP |
| DSPB56374AEC | IC DSP 24BIT 150MHZ 52-LQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DSPB56362AG120 | 制造商:Freescale Semiconductor 功能描述:Digital Signal Processor IC DSP Type:Cor |
| DSPB56362PV100 | 制造商:Rochester Electronics LLC 功能描述:DIGITAL AUDIO DSP - Bulk |
| DSPB56362PV120 | 制造商:Rochester Electronics LLC 功能描述:DIGITAL AUDIO DSP - Bulk |
| DSPB56364AF100 | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC DSP56364 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
| DSPB56364FU100 | 制造商:Rochester Electronics LLC 功能描述:24 BIT AUDIO DSP - Bulk 制造商:Motorola Inc 功能描述: 制造商:MOTOROLA 功能描述: |
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