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參數(shù)資料
| 型號： | DSPB56362AG120 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 68/152頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 24BIT AUD 120MHZ 144-LQFP |
| 標準包裝： | 60 |
| 系列： | DSP56K/Symphony |
| 類型： | 音頻處理器 |
| 接口： | 主機接口，I²C，SAI，SPI |
| 時鐘速率： | 120MHz |
| 非易失內存： | ROM（126 kB） |
| 芯片上RAM： | 42kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-LQFP |
| 供應商設備封裝： | 144-LQFP（20x20） |
| 包裝： | 托盤 |
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Enhanced Serial Audio Interface
DSP56362 Technical Data, Rev. 4
2-16
Freescale Semiconductor
2.9
Enhanced Serial Audio Interface
Table 2-11 Enhanced Serial Audio Interface Signals
Signal
Name
Signal Type
State during Reset
Signal Description
HCKR
PC2
Input or Output
Input, Output, or
Disconnected
GPIO Disconnected High Frequency Clock for Receiver—When programmed as an
input, this signal provides a high frequency clock source for the ESAI
receiver as an alternate to the DSP core clock. When programmed as
an output, this signal can serve as a high-frequency sample clock
(e.g., for external digital to analog converters [DACs]) or as an
additional system clock.
Port C 2—When the ESAI is configured as GPIO, this signal is
individually programmable as input, output, or internally disconnected.
The default state after reset is GPIO disconnected.
This input is 5 V tolerant.
HCKT
PC5
Input or Output
Input, Output, or
Disconnected
GPIO Disconnected High Frequency Clock for Transmitter—When programmed as an
input, this signal provides a high frequency clock source for the ESAI
transmitter as an alternate to the DSP core clock. When programmed
as an output, this signal can serve as a high frequency sample clock
(e.g., for external DACs) or as an additional system clock.
Port C 5—When the ESAI is configured as GPIO, this signal is
individually programmable as input, output, or internally disconnected.
The default state after reset is GPIO disconnected.
This input is 5 V tolerant.
FSR
PC1
Input or Output
Input, Output, or
Disconnected
GPIO Disconnected Frame Sync for Receiver—This is the receiver frame sync
input/output signal. In the asynchronous mode (SYN=0), the FSR pin
operates as the frame sync input or output used by all the enabled
receivers. In the synchronous mode (SYN=1), it operates as either the
serial flag 1 pin (TEBE=0), or as the transmitter external buffer enable
control (TEBE=1, RFSD=1).
When this pin is configured as serial flag pin, its direction is
determined by the RFSD bit in the RCCR register. When configured
as the output flag OF1, this pin will reflect the value of the OF1 bit in
the SAICR register, and the data in the OF1 bit will show up at the pin
synchronized to the frame sync in normal mode or the slot in network
mode. When configured as the input flag IF1, the data value at the pin
will be stored in the IF1 bit in the SAISR register, synchronized by the
frame sync in normal mode or the slot in network mode.
Port C 1—When the ESAI is configured as GPIO, this signal is
individually programmable as input, output, or internally disconnected.
The default state after reset is GPIO disconnected.
This input is 5 V tolerant.
相關PDF資料 |
PDF描述 |
|---|---|
| DSPB56364AF100 | IC DSP 24BIT AUD 100MHZ 100-LQFP |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| DSPB56362AG120 | 制造商:Freescale Semiconductor 功能描述:Digital Signal Processor IC DSP Type:Cor |
| DSPB56362PV100 | 制造商:Rochester Electronics LLC 功能描述:DIGITAL AUDIO DSP - Bulk |
| DSPB56362PV120 | 制造商:Rochester Electronics LLC 功能描述:DIGITAL AUDIO DSP - Bulk |
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| DSPB56364FU100 | 制造商:Rochester Electronics LLC 功能描述:24 BIT AUDIO DSP - Bulk 制造商:Motorola Inc 功能描述: 制造商:MOTOROLA 功能描述: |
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