參數(shù)資料
型號： DSPB56362AG120
廠商： Freescale Semiconductor
文件頁數(shù)： 104/152頁
文件大小： 0K
描述： IC DSP 24BIT AUD 120MHZ 144-LQFP
標(biāo)準(zhǔn)包裝： 60
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時(shí)鐘速率： 120MHz
非易失內(nèi)存： ROM（126 kB）
芯片上RAM： 42kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
External Memory Expansion Port (Port A)
DSP56362 Technical Data, Rev. 4
Freescale Semiconductor
3-29
165
RAS assertion to CAS deassertion
tCSH
2.75
× T
C 4.0
133.5
—
87.7
—
ns
166
CAS assertion pulse width
tCAS
1.25
× T
C 4.0
58.5
—
37.7
—
ns
167
RAS assertion to CAS assertion
tRCD
1.5
× T
C ± 2
73.0
77.0
48.0
52.0
ns
168
RAS assertion to column address valid
tRAD
1.25
× T
C ± 2
60.5
64.5
39.7
43.7
ns
169
CAS deassertion to RAS assertion
tCRP
2.25
× T
C 4.0
108.5
—
71.0
—
ns
170
CAS deassertion pulse width
tCP
1.75
× T
C 4.0
83.5
—
54.3
—
ns
171
Row address valid to RAS assertion
tASR
1.75
× T
C 4.0
83.5
—
54.3
—
ns
172
RAS assertion to row address not valid
tRAH
1.25
× T
C 4.0
58.5
—
37.7
—
ns
173
Column address valid to CAS assertion
tASC
0.25
× T
C 4.0
8.5
—
4.3
—
ns
174
CAS assertion to column address not valid
tCAH
1.75
× T
C 4.0
83.5
—
54.3
—
ns
175
RAS assertion to column address not valid
tAR
3.25
× T
C 4.0
158.5
—
104.3
—
ns
176
Column address valid to RAS deassertion
tRAL
2
× T
C 4.0
96.0
—
62.7
—
ns
177
WR deassertion to CAS assertion
tRCS
1.5
× T
C 3.8
71.2
—
46.2
—
ns
178
CAS deassertion to WR assertion
tRCH
0.75
× T
C 3.7
33.8
—
21.3
—
ns
179
RAS deassertion to WR assertion
tRRH
0.25
× T
C 3.7
8.8
—
4.6
—
ns
180
CAS assertion to WR deassertion
tWCH
1.5
× T
C 4.2
70.8
—
45.8
—
ns
181
RAS assertion to WR deassertion
tWCR
3
× T
C 4.2
145.8
—
95.8
—
ns
182
WR assertion pulse width
tWP
4.5
× T
C 4.5
220.5
—
145.5
—
ns
183
WR assertion to RAS deassertion
tRWL
4.75
× T
C 4.3
233.2
—
154.0
—
ns
184
WR assertion to CAS deassertion
tCWL
4.25
× T
C 4.3
208.2
—
137.4
—
ns
185
Data valid to CAS assertion (write)
tDS
2.25
× T
C 4.0
108.5
—
71.0
—
ns
186
CAS assertion to data not valid (write)
tDH
1.75
× T
C 4.0
83.5
—
54.3
—
ns
187
RAS assertion to data not valid (write)
tDHR
3.25
× T
C 4.0
158.5
—
104.3
—
ns
188
WR assertion to CAS assertion
tWCS
3
× T
C 4.3
145.7
—
95.7
—
ns
189
CAS assertion to RAS assertion (refresh)
tCSR
0.5
× T
C 4.0
21.0
—
12.7
—
ns
190
RAS deassertion to CAS assertion (refresh)
tRPC
1.25
× T
C 4.0
58.5
—
37.7
—
ns
Table 3-13 DRAM Out-of-Page and Refresh Timings, Four Wait States1, 2 (continued)
No.
Characteristics3
Symbol
Expression
20 MHz4
30 MHz4
Unit
Min
Max
Min
Max
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